KR100628217B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀이 형성될 층간 절연막에 선택적으로 불순물 이온을 주입하여 식각속도를 빠르게 진행하도록 함으로써 콘택홀의 형성 불량을 미연에 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 감광막을 도포하고 선택적으로 패터닝하여 콘택영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택영역에 대응하는 상기 층간 절연막내에 불순물 이온을 주입하는 단계와, 상기 감광막을 마스크로 이용하여 상기 불순물 이온이 주입된 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 감광막을 제거하고 상기 콘택홀을 포함한 상기 층간 절연막상에 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
비아홀, 금속 배선, 불순물, 식각속도

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
100 : 반도체 기판 110 : 제 1 금속배선
120 : 층간 절연막 130 : 감광막
140 : 비아홀 150 : 제 2 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 콘택 불량을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각(dry etch)에 의한 패턴(pattern) 형성이 우수하다. 그리고 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화되므로 토폴로지(topology)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(Via Hole) 등의 내부에서 단차피복성(stecoverage)이 중요한 문제로 대두되었다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(10)상에 CVD 또는 PVD 등의 공정을 이용하여 알루미늄(Al), 구리(Cu), 텅스텐(W) 등의 제 1 금속막을 증착한다.
이어, 포토 및 식각 공정을 실시하여 상기 제 1 금속막을 선택적으로 제거하여 제 1 금속배선(11)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 금속배선(11)을 포함한 반도체 기판(10)의 전면에 층간 절연막(12)을 형성하고, 상기 층간 절연막(12)상에 감광막(13)을 도포한다.
이어, 노광 및 현상 공정을 통해 상기 감광막(13)을 선택적으로 패터닝하여 콘택영역을 정의한다.
도 1c에 도시한 바와 같이, 상기 패터닝된 감광막(13)을 마스크로 이용하여 상기 제 1 금속배선(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 비아홀(14)을 형성한다.
한편, 상기 비아홀(14)을 형성할 때 상기 비아홀(14)의 사이즈가 줄어들고 홀밀도(hole density)가 증가함에 따라 식각시에 폴리머(polymer) 등이 발생하여 식각 블록킹으로 작용하여 완전하게 홀 오픈이 이루어지지 않는다.
도 1d에 도시한 바와 같이, 상기 감광막(13)을 제거하고, 상기 비아홀(14)을 포함한 반도체 기판(11)의 전면에 제 2 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 제 2 금속막을 선택적으로 제거하여 상기 비아홀(14)을 통해 상기 제 1 금속배선(11)과 전기적으로 연결되는 제 2 금속배선(15)을 형성한다.
이때 상기 비아홀(14)을 형성할 때 상기 비아홀(14)의 사이즈가 줄어들고 홀밀도(hole density)가 증가함에 따라 식각시에 폴리머(polymer) 등이 발생하여 식각 블록킹으로 작용하여 완전하게 홀 오픈이 이루어지지 않아 "A"와 같이 제 2 금속배선(15)을 형성할 때 상기 제 1 금속 배선(11)과 접촉되지 않는 현상이 발생한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 문제점이 있었다.
즉, 층간 절연막을 선택적으로 제거하여 콘택홀을 형성할 때 식각 도중에 폴 리머(polymer)가 발생하여 식각 블록킹(etch blocking)으로 작용함으로써 콘택홀이 제 1 금속배선의 표면까지 형성되지 않아 제 2 금속배선 형성시 제 1, 제 2 금속배선이 전기적으로 연결되지 않아 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 콘택홀이 형성될 층간 절연막에 선택적으로 불순물 이온을 주입하여 식각속도를 빠르게 진행하도록 함으로써 콘택홀의 형성 불량을 미연에 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 감광막을 도포하고 선택적으로 패터닝하여 콘택영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택영역에 대응하는 상기 층간 절연막내에 불순물 이온을 주입하는 단계와, 상기 감광막을 마스크로 이용하여 상기 불순물 이온이 주입된 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 감광막을 제거하고 상기 콘택홀을 포함한 상기 층간 절연막상에 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(100)상에 알루미늄(Al), 은(Ag), 구리(Cu)와 같은 금속 또는 이를 주성분으로 하는 합금막 등의 제 1 도전성 물질층을 스퍼터링과 같은 물리적 증착법 또는 화학 기상 증착법(CVD) 등의 방법으로 증착한다.
이어, 포토 및 식각 공정을 실시하여 상기 제 1 도전성 물질층을 선택적으로 제거하여 제 1 금속배선(110)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 금속배선(110)을 포함한 반도체 기판(100)의 전면에 층간 절연막(120)을 형성하고, 상기 층간 절연막(120)상에 감광막(130)을 도포한다.
여기서, 상기 층간 절연막(120)은 USG(Undoped Silicate Glass) 또는 FSG(Fluorine Doped Silicate Glass), BPSG 중에서 어느 하나로 형성한다.
이어, 노광 및 현상 공정을 통해 상기 감광막(130)을 선택적으로 패터닝하여 콘택영역을 정의한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 감광막(130)을 마스크로 이용하여 상기 노출된 층간 절연막(120)에 붕소(B) 또는 인(P) 등의 불순물 이온을 주입한다.
여기서, 상기 불순물 이온주입의 조건은 1.0E12 ~ 1.0E16atoms/㎝의 원자량과 50~150keV의 에너지로 실시한다.
한편, 미설명한 "B"는 상기 층간 절연막(120)내에 주입되는 불순물 영역을 나타내고 있다.
도 2d에 도시한 바와 같이, 상기 감광막(130)을 마스크로 이용하여 상기 제 1 금속배선(110)의 표면이 소정부분 노출되도록 상기 불순물 이온이 주입된 층간 절연막(120)을 선택적으로 제거하여 비아홀(140)을 형성한다.
여기서, 상기 층간 절연막(120)은 Ar와 CH4를 혼합한 식각가스를 이용하여 건식식각으로 제거하고, 상기 건식 식각의 조건은 Ar와 CH4는 200~400sccm : 100~200sccm의 비로 혼합하여 30~70mTorr의 압력 및 1500~2000W의 RF로 실시한다.
여기서, 상기 비아홀(140)을 형성하기 전에 층간 절연막(120)에 B 또는 P 등의 불순물 이온을 주입함으로써 식각속도가 빨라져 식각 도중에 형성되는 폴리머(polymer)가 식각 블록킹(etch blocking)되기 전에 식각이 완료되어 비아홀(140)의 불량을 미연에 방지할 수 있다.
한편, 상기 층간 절연막(120)으로 사용되는 USG와 FSG의 식각비(etch rate)는 약 3000 ~ 4000Å/min이며, BPSG는 약 7000 ~ 10000Å/min이다.
도 2e에 도시한 바와 같이, 상기 감광막(130)을 제거하고, 상기 비아홀(140)을 포함한 반도체 기판(100)의 전면에 알루미늄(Al), 은(Ag), 구리(Cu)와 같은 금속 또는 이를 주성분으로 하는 합금막 등의 제 2 도전성 물질층을 스퍼터링과 같은 물리적 증착법 또는 화학 기상 증착법(CVD) 등의 방법으로 증착한다.
이어, 포토 및 식각 공정을 통해 상기 제 2 도전성 물질층을 선택적으로 제거하여 상기 비아홀(140)을 통해 상기 제 1 금속배선(110)과 전기적으로 연결되는 제 2 금속배선(150)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 층간 절연막에 선택적으로 불순물 이온을 주입한 후 식각하여 하부배선의 표면까지 콘택홀을 형성함으로써 두 배선을 전기적으로 연결하여 금속배선의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 감광막을 도포하고 선택적으로 패터닝하여 콘택영역을 정의하는 단계;
    상기 패터닝된 감광막을 마스크로 이용하여 상기 콘택영역에 대응하는 상기 층간 절연막내에 불순물 이온을 주입하는 단계;
    상기 감광막을 마스크로 이용하여 Ar와 CH4를 혼합한 식각가스로 상기 불순물 이온이 주입된 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 감광막을 제거하고 상기 콘택홀을 포함한 상기 층간 절연막상에 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 불순물 이온은 붕소 또는 인을 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 불순물 이온은 1.0E12 ~ 1.0E16atoms/㎝ 범위로 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 불순물 이온은 50 ~ 150keV의 이온 주입 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 콘택홀은 Ar와 CH4는 200~400sccm : 100~200sccm의 비로 혼합하여 30~70mTorr의 압력 및 1500~2000W의 RF로 상기 층간 절연막을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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