KR100642908B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층을 목표 두께보다 얇게 형성하고, 화학기상 증착 공정 시 금속 소오스 가스에 의해 하부 구조가 손상되는 것을 방지하기 위하여 물리기상 증착법으로 금속 물질을 소정의 두께만큼 먼저 증착한 후, 화학기상 증착법으로 듀얼 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성함으로써, 장벽 금속층의 두께를 낮추어 전체적인 저항을 낮추고 금속 물질 증착 시 하부 요소의 손상을 억제하면서 보이드 없이 금속 배선을 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
금속 배선, CVD, PVD, 장벽금속층, 저항

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
103 : 하부 배선 104 : 절연 장벽층
105 : 제1 절연막 106 : 식각 정지막
107 : 제2 절연막 108 : 트렌치
109 : 비아홀 110 : 듀얼 다마신 패턴
111 : 장벽 금속층 112 : 제1 금속층
113 : 제2 금속층, 금속 배선
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 트렌치와 비아홀을 먼저 형성하고 트렌치와 비아홀을 금속 물질로 매립하는 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 선폭이 미세화되고 집적도가 증가함에 따라, 기존의 RIE(Reactive Ion Etch) 공정을 이용한 배선 형성 방법으로는 원하는 폭의 배선을 형성하는데 한계가 있다. 따라서, 현재는 상감법(Damascene)을 이용하여 배선을 형성하고 있다.
상감법은 층간 절연막에 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성하는 방법이다. 여기서, 듀얼 다마신 패턴은 일반 콘택 구조와는 달리 3차원적인 구조를 갖기 때문에, 듀얼 다마신 패턴 내부에 장벽 금속층이나 금속층을 형성하는데 어려움이 있다.
일반적인 반도체 소자의 경우, 금속 배선을 형성하기 위하여 화학기상 증착법으로 텅스텐을 증착하는데, 이 경우 증착 가스로 WF6를 사용하기 때문에 배선 재로보다 저항이 상대적으로 높은 장벽 금속층(TiN 또는 TiW 등등)을 형성해야 한다. 이때, 장벽 금속층은 일반적으로 스텝 커버리지 특성이 우수한 화학기상 증착법으로 형성된다. 그리고, 장벽 금속층을 형성하기 전에 실리콘 성분을 포함하는 하부 의 플러그 상에 실리사이드층을 형성함과 동시에 접착(Adhesion) 특성을 향상시키기 위하여 Ti를 증착하기도 한다.
이와 같이, 장벽 금속층을 화학기상 증착법으로 형성할 경우 우수한 스텝 커버리지 특성을 얻을 수 있지만, 듀얼 다마신 패턴 내에서 금속 배선을 형성하기 위한 금속층이 차지하는 비중이 작아지는 단점이 있다. 반대로, Ti/TiN(또는 Ti/TiW)으로 이루어진 장벽 금속층은 실제 배선 구조에서 전체 두께 중 상당한 부분을 차지하게 된다. 특히, 상감법에 의해 형성되는 금속 배선에서는 3차원적인 구조 때문에 이러한 장벽 금속층이 차지하는 비중이 더 커진다.
이로 인해, 전체적인 저항값이 커질뿐만 아니라, 듀얼 다마신 패턴 내부로의 텅스텐 증착이 원활하게 이루어지지 않아 보이드가 발생되고 저항이 증가하여 전기적 특성이 더 열악해질 수 있다.
이를 해결하기 위하여, 장벽 금속층의 두께를 감소시키고 듀얼 다마신 패턴 내에서 텅스텐이 차지하는 비중을 증가시키면 된다. 하지만, 장벽 금속층을 일정 두께 이하로 형성할 경우 장벽 금속층이 제 기능을 하지 못하게 되기 때문에, 텅스텐 증착 공정 시 WF6 구조에 의해 하부 구조에 손상이 발생되는 것을 방지할 수 없어 공정의 신뢰성 및 소자의 전기적 특성이 저하될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 금속 배선 형성 방법은 비 아홀 및 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층을 목표 두께보다 얇게 형성하고, 화학기상 증착 공정 시 금속 소오스 가스에 의해 하부 구조가 손상되는 것을 방지하기 위하여 물리기상 증착법으로 금속 물질을 소정의 두께만큼 먼저 증착한 후, 화학기상 증착법으로 듀얼 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성함으로써, 장벽 금속층의 두께를 낮추어 전체적인 저항을 낮추고 금속 물질 증착 시 하부 요소의 손상을 억제하면서 보이드 없이 금속 배선을 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 층간 절연막에 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 목표 두께보다 얇게 형성하는 단계와, 듀얼 다마신 패턴의 측벽을 제외한 전체 구조 상에 제1 금속층을 형성하여 종횡비를 낮춤과 동시에 장벽 금속층의 얇은 두께를 보상하는 단계와, 듀얼 다마신 패턴이 완전히 매립되도록 전체 구조 상에 제2 금속층을 형성하는 단계, 및 층간 절연막이 노출될때까지 화학적 기계적 연마 공정을 실시하는 단계를 포함한다.
상기에서, 장벽 금속층은 TiN, TiW, Ti/TiN 또는 Ti/TiW 중 어느 하나의 구조로 형성할 수 있다. 예를 들면, 장벽 금속층은 10Å 내지 50Å의 두께로 형성할 수 있다.
제1 금속층은 물리기상 증착법 또는 이온화된 물리기상 증착법으로 형성하는 것이 바람직하다. 이때, 이온화된 물리기상 증착법은 10mTorr 내지 50mTorr의 압력에서 1000W 내지 5000W의 DC 파워를 인가하고, 이온화를 위한 RF 파워로 500W 내지 5000W를 인가하며, 반도체 기판에 바이어스 파워로 100W 내지 500W를 인가한 상태에서 실시할 수 있다.
제1 금속층은 비아홀의 저면에서 두께가 50Å 내지 100Å이 되도록 형성한다.
제2 금속층이 화학기상 증착법으로 형성하는 것이 바람직하다.
제1 금속층이나 제2 금속층은 Ti, TiN, W, W합금, Al, Al합금 또는 구리 중 선택된 어느 하나로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 배선(103)을 형성한다. 여기서, 하부 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104), 제1 절연막(105), 식각 정지막(106) 및 제2 절연막(107)을 순차적으로 형성한다. 절연 장벽층(104)은 하부 배선(103)의 금속 성분이 제1 절연막(105)으로 확산되는 것을 방지하는 역할을 하며, 제1 절연막(105)에 비아홀 형성 시 하부 층간 절연막(102)이 식각되는 것을 방지하기 위한 식각 정지막을 역할도 한다. 이러한, 절연 장벽층(104)은 300Å 내지 700Å의 두께로 형성하고, 제1 절연막(105)은 5000Å 내지 10000Å의 두께로 형성하며, 식각 정지막(106)은 300Å 내지 700Å의 두께로 형성하고, 제2 절연막(107)은 1000Å 내지 5000Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 듀얼 다마신 공정으로 제2 절연막(107)에는 트렌치(108)를 형성하고, 제1 절연막(105)에는 비아홀(109)을 형성한다. 이로써, 트렌치(108)와 비아홀(109)로 이루어진 듀얼 다마신 패턴(110)이 형성되며, 듀얼 다마신 패턴(110)을 통해 하부 배선(103)의 일부 영역이 노출된다.
도 1c를 참조하면, 듀얼 다마신 패턴(110)을 포함한 전체 구조 상에 장벽 금속층(111)을 형성한다. 장벽 금속층(111)은 TiN 또는 TiW로 형성할 수 있으며, Ti/TiN 또는 Ti/TiW의 적층 구조로 형성할 수도 있다. 여기서, Ti막은 TiN 또는 TiW막의 접착(Adhesion) 특성을 향상시키기 위하여 형성한다.
한편, 장벽 금속층(111)은 금속 배선보다 상대적으로 저항값이 높기 때문에 듀얼 다마신 패턴(110) 내부에서 차지하는 비중이 커지면 전체적인 배선 저항이 증가하게 된다. 따라서, 장벽 금속층(111)을 목표 두께보다 얇게 형성한다. 예를 들면, 임계 두께보다 얇게 형성하며, 10Å 내지 50Å의 두께로 형성할 수 있다.
이렇게, 장벽 금속층(111)을 얇게 형성하면, 장벽 금속층(111)을 형성한 후에도 트렌치(108)나 비아홀(109)의 폭이 좁아지는 것을 최소화할 수 있어, 금속 배선을 형성하기 위한 후속 증착 공정 시 매립 특성을 향상시킬 수 있다.
도 1d를 참조하면, 금속 물질을 물리기상 증착법으로 증착하여 제1 금속층(112)을 형성한다. 이때, 제1 금속층(112)은 물리기상 증착법으로 형성되기 때문에, 트렌치(108)의 측벽이나 비아홀(109)의 측벽에는 형성되지 않고, 상부를 향하는 표면에만 형성된다.
한편, 장벽 금속층(111)이 얇게 형성된 상태에서 금속층을 화학기상 증착법으로 형성하면, 장벽 금속층(111)이 제 역할을 수행하지 못하기 때문에 증착 소오스인 WF6에 하부 배선(103)이 손상될 수 있다. 하지만, 제1 금속층(112)을 물리기상 증착법으로 형성하기 때문에, 예를 들어 텅스텐으로 금속 배선을 형성할 경우 WF6에 의한 하부 배선(103) 손상을 방지할 수 있다. 뿐만 아니라, 물리기상 증착법으로 형성된 제1 금속층(112)은 후속 공정에서 화학기상 증착법으로 금속 물질이 증착되는 과정에서 하부 배선(103)이 손상되는 것을 방지하는 보호막 역할을 한다. 즉, 제1 금속층(112)을 물리기상 증착법으로 형성(특히, 비아홀 저면에)함으로써, 장벽 금속층(111)이 얇게 형성되더라도 후속 공정에서 하부 배선(103)이 손상되는 것을 방지할 수 있다.
이러한 제1 금속층(112)은 Ti, TiN, W, W합금, Al, Al합금 또는 구리 중 선택된 어느 하나를 증착하여 형성할 수 있으며, 선택된 물질을 이온화시켜 증착시키는 이온화 물리기상 증착법(Ionized PVD)법으로 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 10mTorr 내지 50mTorr의 압력에서 1000W 내지 5000W의 DC 파워를 인가하고, 이온화를 위한 RF 파워로 500W 내지 5000W를 인가하며, 반도체 기판(101)에 바이어스 파워로 100W 내지 500W를 인가한 상태에서 제1 금속층(112)을 형성하기 위한 증착 공정을 실시할 수 있다.
상기의 방법을 통해, 제1 금속층(112)을 비아홀(109)의 저면을 기준으로 50Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 듀얼 다마신 패턴(110)이 완전히 매립되도록 제2 금속층(113)을 형성한다. 제2 금속층(113)은 Ti, TiN, W, W합금, Al, Al합금 또는 구리 중 선택된 어느 하나를 화학기상 증착법으로 증착하여 형성한다.
이때, 장벽 금속층(111)이 얇게 형성된 상태에서 화학기상 증착법으로 제2 금속층(113)을 형성하더라도, 비아홀(109)의 저면에 제1 금속층(112)이 형성되어 있기 때문에 금속 소오스의 공격(Attack)에 의해 하부 배선(103)이 손상되는 것을 방지할 수 있다.
한편, 장벽 금속층(111)이 얇게 형성되고 저면에는 제1 금속층(112)이 형성되어 트렌치(108)나 비아홀(109)의 종횡비가 낮아진 상태에서 제2 금속층(113)이 형성되기 때문에, 보이드가 형성되는 것을 방지하면서 매립 특성을 향상시킬 수 있다.
도 1f를 참조하면, 제2 절연막(107)이 노출될때까지 화학적 기계적 연막 공정을 실시하여, 제2 절연막(107) 상부의 장벽 금속층(111), 제1 금속층(112) 및 제2 금속층(113)을 제거한다. 이로써, 제2 금속층이 듀얼 다마신 패턴(110) 내부에만 잔류되어, 서로 격리된 금속 배선(113)이 형성된다.
상기의 방법으로 형성된 금속 배선을 보면, 듀얼 다마신 패턴(110) 내부에서 저항이 상대적으로 높은 장벽 금속층(111)이 얇게 형성되고 금속 배선(113)이 차지하는 비중이 높기 때문에 전체적인 저항을 낮출 수 있다.
상술한 바와 같이, 본 발명은 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층을 목표 두께보다 얇게 형성하고, 화학기상 증착 공정 시 금 속 소오스 가스에 의해 하부 구조가 손상되는 것을 방지하기 위하여 물리기상 증착법으로 금속 물질을 소정의 두께만큼 먼저 증착한 후, 화학기상 증착법으로 듀얼 다마신 패턴을 금속 물질로 매립하여 금속 배선을 형성함으로써, 장벽 금속층의 두께를 낮추어 전체적인 저항을 낮추고 금속 물질 증착 시 하부 요소의 손상을 억제하면서 보이드 없이 금속 배선을 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 단계;
    상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계;
    상기 듀얼 다마신 패턴의 측벽을 제외한 상기 듀얼 다마신 패턴 저면의 상기 장벽 금속층 상에 제1 금속층을 물리기상 증착법으로 형성하는 단계;
    상기 듀얼 다마신 패턴이 완전히 매립되도록 상기 제1 금속층을 포함한 전체 구조 상에 상기 제1 금속층과 동일한 물질로 제2 금속층을 형성하는 단계; 및
    상기 층간 절연막이 노출될때까지 화학적 기계적 연마 공정을 실시하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 장벽 금속층이 TiN, TiW, Ti/TiN 또는 Ti/TiW 중 어느 하나의 구조로 형성되는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 장벽 금속층이 10Å 내지 50Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 금속층이 물리기상 증착법 또는 이온화된 물리기상 증착법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 이온화된 물리기상 증착법은 10mTorr 내지 50mTorr의 압력에서 1000W 내지 5000W의 DC 파워를 인가하고, 이온화를 위한 RF 파워로 500W 내지 5000W를 인가하며, 상기 반도체 기판에 바이어스 파워로 100W 내지 500W를 인가한 상태에서 실시되는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 금속층이 상기 비아홀의 저면에서 50Å 내지 100Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 금속층이 화학기상 증착법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 금속층 또는 상기 제2 금속층은 Ti, TiN, W, W합금, Al, Al합금 또는 구리 중 선택된 어느 하나로 형성되는 반도체 소자의 금속 배선 형성 방법.
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