KR100628227B1 - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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Abstract

본 발명은 상,하부 구리배선을 콘택하기 위해서 하부 구리배선의 확산방지막으로 사용된 실리콘 질화막을 콘택 에칭하여 하부 구리배선을 오픈할 때 발생하는 구리배선의 부식을 방지하여 배선의 신뢰도를 향상시키고자 하는 반도체 소자의 배선 형성방법에 관한 것으로서, 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 반도체 기판에 있어서, 상기 반도체 기판 상에 제 1 배선을 형성하는 단계와, 상기 제 1 배선을 포함한 전면에 확산방지막을 형성하는 단계와, 상기 확산방지막 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부로 노출되는 확산방지막을 식각하는 단계와, 상기 확산방지막을 식각한 부분에 페시베이션 처리하는 단계와, 상기 콘택홀 내부에 금속층을 증착하여 상기 제 1 배선에 콘택되는 제 2 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Cu 배선, 산화방지, 어닐링 공정

Description

반도체 소자의 배선 형성방법{Method for Forming Line In Semiconductor Device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호설명
10 : 반도체 기판 13 : 하부 구리배선
15 : 구리박막 15a : 구리 플러그
15b : 상부 구리배선 17 : 배리어층
20 : 확산방지막 21 : 제 1 층간절연막
22 : 에칭스톱층 23 : 제 2 층간절연막
30 : 비아홀 31 : 트랜치
70 : 듀얼 플라즈마 소스 식각장비
본 발명은 구리배선을 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 어닐링 공정시 구리박막의 산화를 방지하기 위한 반도체 소자의 배선 형성방법에 관한 것이다.
최근, 반도체 집적회로에 있어서, 종래에 이용되어 왔던 알루미늄계 배선을 대신하는 배선재료가 요구되어 왔다. 특히, 반도체 집적회로의 미세화와 관련하여 배선에 기인하는 RC 딜레이가, 트랜지스터 소자에 의한 RC 딜레이에 비해 상대적으로 커지고, 또한 배선폭의 미세화와 관련하여 배선저항이 증대함에 따라서 알루미늄계 배선을 대체하고자 하는 연구가 계속되었다.
이러한 배선저항의 증대는 전원선의 전압강하를 유발하고 배선에 흐르는 전류밀도를 증가시켜 소자의 전기적 신뢰성을 떨어뜨리는 문제를 유발한다. 따라서, 알루미늄계 배선을 구리계 배선으로 대체하고 있는 추세이다. 구리는 전도성이 뛰어나고 저항이 낮아 반도체 집적회로의 배선으로 적합한 재료가 된다.
구리배선은 알루미늄 배선과 달리, 다마신(damascene) 공정을 이용하여 패터닝하는데, 콘택홀 매립과 배선의 형성을 동시에 수행하는 듀얼 다마신 공정을 주로 수행한다.
듀얼 다마신(dual damascene) 공정은 포토식각공정 및 에칭공정에 의해 비아홀 또는 트랜치를 패터닝하는 공정과, ECP(Electro Chemical Plating) 방식에 의해 상기 비아홀 또는 트랜치 내부에 구리배선층을 갭-필(gap-fill)하는 공정과, CMP(Chemical Mechanical Polising) 방식에 의해 구리 오버필(over-fill)을 제거하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 의한 반도체 소자에 구리배선을 형성하기 위해서는 전술한 바와 같이, 듀얼 다마신 공정을 적용하는데, 먼저, 도 1a에 도시된 바와 같이, 트랜지스터(도시하지 않음)가 형성된 반도체 기판 상에 구리를 증착한 후 패터닝하여 하부 구리배선(603)을 형성한다.
그리고, 상기 하부 구리배선(603)을 포함한 전면에 실리콘 질화물질을 증착하여 확산방지막(620)을 형성하고, 그 위에 유전율이 낮은 FSG 계열 절연물질을 증착하여 제 1 층간절연막(621)을 형성한다. 이어서, 상기 제 1 층간절연막(621) 상에 실리콘 질화물질을 증착하여 에칭스톱층(622)을 형성하고, 그 위에 저유전율 물질인 실리콘 산화물 또는 low-k 물질을 증착하여 제 2 층간절연막(623)을 연속적으로 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 제 1 층간절연막(621), 에칭스톱층(622) 및 제 2 층간절연막(623)을 선택적으로 식각하여 비아홀(615) 및 트랜치(614)를 형성한다.
이 때, 상기 확산방지막(620)을 비아홀 패턴 형성을 위한 에칭스톱층으로 사용하고, 상기 에칭스톱층(622)을 트랜치 패턴 형성을 위한 에칭스톱층으로 사용한다.
그리고, 도 1c에 도시된 바와 같이, 상기와 같은 듀얼 다마신 공정에 의해 형성된 트랜치(614) 및 비아홀(615) 사이로 노출된 확산방지막(620)을 건식식각하여 상기 하부 구리배선(603)을 외부로 노출시킨다. 이 때, 에칭스톱층(622)의 모서리 부분도 동시에 건식식각된다.
다음, 도 1d에 도시된 바와 같이, 상기 비아홀(615) 및 트랜치(614)를 포함한 반도체 기판 전면에 배리어층(도시하지 않음) 및 구리박막(605)을 차례로 증착한 후, 상기 제 2 층간절연막(623)의 상부표면을 엔드 포인트로 전면에 화학적 기계적 연마(CMP; Chemical Mechanical Polising) 공정을 실시하여 비아홀(615) 및 트랜치(614) 내부에 구리 플러그(605a) 및 상부 구리배선(605b)을 동시에 형성한다.
이로써, 상기 구리 플러그(605a) 및 상부 구리배선(605b)은 비아홀(615) 및 트랜치(614)를 통해 상기 하부 구리배선(603)에 콘택된다.
그러나, 상기와 같은 종래의 반도체 소자의 배선 형성방법은 다음과 같은 문제점이 있다.
즉, 듀얼다마신 공정에 의해 형성된 비아홀 및 트랜치를 통해 상,하부 구리배선을 콘택시키기 위해서는, 하부 구리배선 상부의 확산방지막(실리콘 질화막)을 건식식각하여야 한다.
그러나, 확산방지막 건식 식각 과정에서 하부 구리 배선의 표면에 데미지가 가해지게 되고, 이러한 데미지는 확산방지막 건식 식각 후 상부 구리배선을 형성하기까지의 과정에서 공기중의 수분과 쉽게 반응하여 하부 구리 배선의 부식을 유발하는 가장 큰 원인으로 작용한다.
이러한 구리 배선의 부식은 소자 작동의 성능을 저하시키고 소자의 신뢰도를 저하시키는 커다란 원인중의 하나이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 상,하부 구리배선을 콘택하기 위해서 하부 구리배선의 확산방지막으로 사용된 실리콘 질화막을 콘택 에칭하여 하부 구리배선을 오픈할 때, 발생하는 구리배선의 부식을 방지하여 배선의 신뢰도를 향상시키고자 하는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성방법은 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 반도체 기판에 있어서, 상기 반도체 기판 상에 제 1 배선을 형성하는 단계와, 상기 제 1 배선을 포함한 전면에 확산방지막을 형성하는 단계와, 상기 확산방지막 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부로 노출되는 확산방지막을 식각하는 단계와, 상기 확산방지막을 식각한 부분에 페시베이션 처리하는 단계와, 상기 콘택홀 내부에 금속층을 증착하여 상기 제 1 배선에 콘택되는 제 2 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기에서, 확산방지막을 식각하는 단계와, 상기 페시베이션 처리하는 단계를 인-스튜 방식으로 수행하여 하부 구리배선이 외부로 노출되는 것을 최소화하여 구리배선이 부식되는 것을 방지하는 것을 특징으로 한다.
그리고, 하부 구리배선이 부식되는 것을 방지하기 위해, 확산방지막을 식각하는 단계에서의 공정분위기를 새로이 제안하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도이다.
이하의 반도체 기판은 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 기판으로서, 배선 및 패드가 형성될 기판에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 배선은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 스퍼터링법에 의해 구리를 증착하고 포토식각공정 및 식각 기술로 패터닝하여 하부 구리배선(13)을 형성한다.
그리고, 상기 하부 구리배선(13)을 포함한 전면에 실리콘 질화물을 증착하여 상기 하부 구리배선(13)이 외부로 확산되는 것을 방지하기 위한 확산방지막(20)을 형성하고, 그 위에 유전율이 낮은 FSG 계열 절연물질을 증착하여 제 1 층간절연막(21)을 형성한다.
이어서, 상기 제 1 층간절연막(21) 상에 실리콘 질화물질을 증착하여 트랜치 패턴의 에칭스톱층(22)을 형성하고, 그 위에 저유전율 물질인 실리콘 산화물 또는 low-k 물질을 증착하여 제 2 층간절연막(23)을 형성한다.
다만, 실리콘 질화물은 유전율이 높은 무기물질이므로 최대한 얇게 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 제 2 층간절연막(22) 상에 레지스트(도시하지 않음)를 형성하고 패터닝한 후, 패터닝된 레지스트 사이로 노출된 상기 제 1 층간절연막(21), 에칭스톱층(22) 및 제 2 층간절연막(23)을 식각하여 비아홀(30)을 형성한다. 이 때, 상기 확산방지막(20)을 비아홀 패턴 형성을 위한 에칭스톱층으로 사용한다.
이후, 상기 제 2 층간절연막(22) 상의 레지스트를 다시 패터닝하고, 패턴된 포토레지스트 사이로 노출된 제 2 층간 절연막(22)을 제거하여 트랜치(31)를 형성한다. 이 때, 상기 에칭스톱층(22)을 트랜치 패턴 형성을 위한 에칭스톱층으로 사용한다.
상기에서와 같이 트랜치(31) 및 비아홀(30)을 형성한 후에는, 도 2c에 도시된 바와 같이, 상기 트랜치(31) 및 비아홀(30) 사이로 노출된 확산방지막(20)을 건식식각하기 위해 반도체 기판(10)을 듀얼 플라즈마 소스의 식각장비(70) 내부로 로딩시킨다. 상기 듀얼 플라즈마 소스의 식각장비는 서로 다른 소스 가스를 주입할 수 있는 플라즈마 식각장비이다.
다음, 확산방지막(20)을 건식식각하기 위해서, 식각가스로 CF4를 사용하고, 운반가스로 CHF 또는 Ar을 사용하다. 이 때, CF4는 10~50sccm의 유량으로 공급하고, CHF는 5~10sccm의 유량으로 공급하며, Ar은 400~600sccm의 유량으로 공급한다.
그리고, 듀얼 플라즈마 소스의 식각장비의 소스파워(source power)는 200~500W로 하고, 바이어스 파워(bias power)는 0~100W로 하고, 식각챔버 내부 압력은 50~150mTorr로 하며, 식각챔버 볼륨은 10~50liter로 하여 확산방지막 식각공정을 수행한다.
이와같은 작업분위기로 공정을 수행한 결과, 하부 구리배선이 외부에 노출되었을 때 부식발생빈도가 현저히 감소하였다.
이어서, 상기 하부 구리배선의 부식을 더욱 방지하기 위해 트랜치(31) 및 비아홀(30) 사이로 노출된 하부 구리배선(13)에 대해 페시베이션 처리를 수행하는데, 도 2d에 도시된 바와 같이, 반도체 기판(10)을 언로딩하지 않고 동일한 듀얼 플라즈마 소스의 식각장비(70) 내에서 페시베이션 처리를 수행한다.
여기서, 페이베이션 처리 가스로 N2, H2를 사용하는데, N2는 200~400sccm의 유량으로 공급하고 H2는 300~600sccm의 유량으로 공급한다. 이때, 확산방지막 식각시 사용하였던 Ar을 같이 사용할 수도 있다. Ar은 확산방지막 식각시 적용되었던 동일한 유량(400~600sccm)으로 공급하면 될 것이다.
그리고, 페시베이션 처리에서의 듀얼 플라즈마 소스의 식각장비의 소스 파워(source power)는 200~500W로 하고, 바이어스 파워(bias power)는 0W로 하고, 식각챔버의 압력은 100~200mTorr로 하고, 공정시간은 약 20초에서 1분 정도의 시간으로 진행한다.
이와같이, 본 발명은 상기 확산방지막을 식각하는 단계와, 페시베이션 처리 하는 단계를 동일한 공정장비 내에서 인-스튜(in-stu) 방식으로 수행하는 것을 특징으로 한다.
이 때, 상기 듀얼 플라즈마 소스의 식각장비는 식각챔버 볼륨(volume)이 가변적인 것을 사용하여 공정의 유연성을 향상시킨다.
그리고, 상기 확산방지막을 식각하는 단계와, 상기 페시베이션 처리하는 단계에서, 상기 제 2 층간절연막(23)이 100∼200Å이하의 범위에 한하여 제거될 수 있도록 주의한다.
상기와 같이, 인-스튜 방식으로 확산방지막을 식각하는 단계와, 상기 페시베이션 처리하는 단계를 수행한 후에는 상기 공정에 의한 이물질 및 잔여물을 제거하기 위해 상기 트랜치(31) 및 비아홀(30) 내부를 포함한 반도체 기판에 대해 세정처리를 수행한다.
다음, RF스퍼터링 또는 수소환원 세정공정에 의하여 하부 구리배선(13)의 표면을 세정한 후, 도 2e에 도시된 바와 같이, 상기 비아홀(30) 및 트랜치(31)를 포함한 반도체 기판(10) 전면에 탄탈륨(Ta) 또는 질화 탄탈륨(TaN) 등의 배리어층(17)을 형성한다.
그리고, 상기 배리어층(17)을 포함한 전면에 상기 트랜치(31) 및 비아홀(30)을 충분히 매립하고 남도록 구리를 증착하여 구리박막(15)을 형성한다.
이어서, 2f에 도시된 바와 같이, 상기 제 2 층간절연막(23) 표면을 엔드 포인트로 하여 전면을 화학적 기계적 연마 방법으로 평탄하게 함으로써 상기 비아홀(30) 및 트랜치(31)의 내부에 구리 플러그(15a) 및 상부 구리배선(15b)을 동시에 형성한다. 이로써, 하부 구리배선의 부식없이 상,하부 구리배선(15b,13)이 서로 콘택된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 하부 구리배선 하부의 확산방지막을 식각하는 단계와, 식각된 확산방지막 사이로 노출된 구리배선을 페시베이션 처리하는 단계를 인-스튜 방식으로 수행하고, 하부 구리배선의 부식을 보다 최소화하기 위한 확산방지막 식각 단계에서의 공정분위기를 제안함으로써, 하부 구리배선의 부식을 방지한다.
이로써, 페시베이션 공정 이후의 세정공정 및 배리어층 형성공정 등을 구리배선의 부식 염려없이 수행할 수 있다.
그리고, 구리 배선의 신뢰도를 향상시킬 수 있고, 구리산화막에 의한 저항 증가 문제를 해결할 수 있다.
둘째, 하부 구리배선 하부의 확산방지막을 식각하는 단계와, 식각된 확산방지막 사이로 노출된 구리배선을 페시베이션 처리하는 단계를 인-스튜 방식으로 수행함으로써, 공정과정을 간소화함과 아울러 공정시간을 줄일 수 있다.

Claims (15)

  1. 반도체 기판 상에 제 1 배선을 형성하는 단계;
    상기 제 1 배선을 포함한 전면에 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부로 노출되는 확산방지막을 식각하는 단계;
    상기 확산방지막을 식각한 부분에 페시베이션 처리하는 단계;
    상기 콘택홀 내부에 금속층을 증착하여 상기 제 1 배선에 콘택되는 제 2 배선을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 배선 형성방법에 있어서,
    상기 확산방지막을 식각하는 단계는 플라즈마 식각장비의 소스파워(source power)를 200~500W로 하고, 바이어스 파워(bias power)를 0~100W로 설정한 상태에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 확산방지막은 실리콘 질화물질로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 확산방지막을 식각하는 단계와,
    상기 페시베이션 처리하는 단계는,
    인-스튜(in-stu) 방식으로 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 페시베이션 처리하는 단계 이후,
    상기 콘택홀 내부를 포함한 반도체 기판에 대해 세정처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 페시베이션 처리하는 단계 이후,
    상기 콘택홀 내부에 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 제 1 항에 있어서,
    상기 확산방지막을 식각하는 단계와,
    상기 페시베이션 처리하는 단계는,
    동일한 듀얼 플라즈마 소스의 식각장비 내에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 듀얼 플라즈마 소스의 식각장비는 식각챔버 볼륨(volume)이 가변적인 것을 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 확산방지막을 식각하는 단계에서,
    상기 듀얼 플라즈마 소스의 식각장비는,
    식각챔버 내부 압력을 50~150mTorr로 하고,
    식각챔버 볼륨을 10~50liter로 하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  9. 제 8 항에 있어서,
    상기 확산방지막을 식각하는 단계에서,
    상기 듀얼 플라즈마 소스의 식각장비는,
    식각가스를 10~50sccm의 CF4로 사용하고,
    운반가스를 5~10sccm의 CHF gas 또는 400~600sccm의 Ar을 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  10. 제 9 항에 있어서,
    상기 페시베이션 처리하는 단계에서,
    상기 듀얼 플라즈마 소스의 식각장비는,
    소스 파워(source power)는 200~500W로 하고,
    바이어스 파워(bias power)는 0W로 하고,
    식각챔버의 압력은 100~200mTorr로 하고,
    공정시간은 약 20초에서 1분 정도의 시간으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  11. 제 9 항에 있어서,
    상기 페시베이션 처리를 하는 단계에서,
    상기 듀얼 플라즈마 소스의 식각장비는,
    운반가스를 200~400sccm의 N2 또는 300~600sccm의 H2로 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  12. 제 11 항에 있어서,
    상기 운반가스로 Ar을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  13. 제 1 항에 있어서,
    상기 층간절연막은 실리콘 산화물질로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  14. 제 13 항에 있어서,
    상기 확산방지막을 식각하는 단계와,
    상기 페시베이션 처리하는 단계에서,
    상기 층간절연막은 100∼200Å이하로 제거되도록 하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  15. 제 1 항에 있어서,
    상기 층간절연막은 FSG계 절연막, 트랜치 패턴용 에칭스톱층 및 실리콘 산화막이 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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