KR100701375B1 - 반도체 소자의 금속 배선 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 금속 배선 제조 방법은, 기판 상에 식각 정지막을 형성하는 단계와, 식각 정지막 상에 트렌치와 비아 콘택홀로 이루어진 다수의 듀얼 다마신 패턴이 형성된 층간 절연막을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 층간 절연막 상에 장벽 금속막 및 금속막을 형성하는 단계와, 금속막의 상부에 산화 방지막을 형성하는 단계와, 산화 방지막 전면에 CMP 공정을 실시하여 상기 듀얼 다마신 패턴 내부에 금속 배선을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 금속막의 상부에 금속막의 제거율을 떨어뜨리기 위한 산화 방지막을 형성함으로써, 금속 배선의 평탄도를 높여 반도체 소자의 성능을 향상시킬 수 있고 반도체 제조 수율을 향상시킬 수 있다.
Description
도 1a 내지 도 1c는 종래 반도체 소자의 다층 금속 배선 형성 과정을 도시한 공정 단면도이고,
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 다층 금속 배선 형성 과정을 도시한 공정 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 하부 금속 배선과 상부 금속 배선 사이의 간격은 좁아지고 있다. 하부 금속 배선과 상부 금속 배선 사이의 간격이 좁아질 경우 시정수 지연이 증가되고, 이로 인하여 소자의 동작 속도가 느려지는 문제가 있어 반도체 소자의 신뢰성 저하는 물론 소자의 고집적화 및 소형화를 이룰 수 없게된다.
도 1a 내지 도 1c는 종래 반도체 소자의 다층 금속 배선 형성 과정을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 반도체 기판(11) 상에 하부 금속 배선(12)을 형성하고, 하부 금속 배선(12)을 포함한 기판(11) 상에 제 1 식각 정지막(13)을 형성한다. 이후, 제 1 식각 정지막(13) 상에 제 1 절연막(14a), 제 2 식각 정지막(14b) 및 제 2 절연막(14c)을 형성하여 금속 배선간 절연을 위한 제 1 층간 절연막(14)을 형성하고, 듀얼 다마신(dual damascene) 식각 공정을 이용하여 제 1 층간 절연막(14)을 식각하여 듀얼 다마신 패턴(15)을 형성한다.
듀얼 다마신 패턴(15)을 형성하는 과정을 설면하면, 듀얼 다마신 패턴(15)을 형성하기 위하여 제 1 식각 정지막(13) 상에 제 1 절연막(14a) 및 제 2 식각 정지막(14b)을 형성한 후 제 2 식각 정지막(14b)의 일부분을 식각한 후 제 2 절연막(14c)을 제 2 식각 정지막(14b) 상에 형성한다. 그런 다음 제 2 절연막(14c)의 일부분을 식각하여 트렌트(15a)를 형성하고, 제 2 절연막(14c)의 일부분을 식각하여 하부 금속 배선(12)의 일부가 노출되는 비아 콘택홀(15b)을 형성하여 트렌치(15a) 및 비아 콘택홀(15b)을 갖는 듀얼 다마신 패턴(15)이 형성된다.
도 1b에 도시된 바와 같이, 듀얼 다마신 패턴(15)이 형성된 반도체 기판(11)의 전면에 확산 방지막(16)을 형성하고, 확산 방지막(16) 상에 구리(Cu)막(17)을 증착한다.
여기서, 금속막(17)을 증착할 때 구리 특성 상 구리를 두껍게 증착하면 층간 절연막(14)에 형성된 듀얼 다마신 패턴(15) 표면의 굴곡으로 인하여 증착된 금속막(17) 상부에는 어느 정도의 굴곡이 생긴다.
이런 이유로, 도 1c에 도시된 바와 같이, 제 1 차 평탄화 공정으로, CMP 공정을 실시하여 금속막(17)을 선택적으로 폴리싱하여 표면을 평탄화시킨다. 즉, 확산 방지막(16)의 표면이 드러나기 전까지 금속막(17)을 폴리싱함으로써, 금속막(17)은 비교적 평탄한 상태를 갖게 된다. 이후, 층간 절연막(14)을 엔드 포인트로 하여 금속막(17) 및 확산 방지막(16)에 제 2 차 평탄화 과정인 CMP 공정을 실시하여 듀얼 다마신 패턴(15)의 내부에 금속 배선을 형성한다. 즉 듀얼 다마신 패턴(15) 내에 하부 금속 배선(12)과 비아 콘택홀(15b)을 통해 연결된 상부 금속 배선(18)을 형성한다.
그러나, 종래의 반도체 소자의 금속 배선 형성 방법은 듀얼 다마신 패턴(15)의 내부에 금속 배선(18)을 형성할 때 실시되는 제 2 평탄화 공정에 의해서 트렌치(15a)의 내부에 형성되는 금속 배선이 움푹 파이는 함몰(dishing) 현상이 발생되는 문제점이 있다. 이러한 함몰 현상은 형성된 금속배선의 전류 전도 능력을 저하시킬 뿐만 아니라 그 이후에 이루어지는 공정 진행을 어렵게 하고 있다.
이러한 함몰 현상을 극복하기 위해서 듀얼 다마신 패턴(15)에 구리와 같은 금속 물질을 매립한 후 연속적으로 함몰이 발생될 영역에 더미 패턴, 예를 들면 후막의 더미 금속막을 형성함으로써 함몰 현상을 방지할 수 있다.
그러나, 이와 같이 더미 패턴을 형성하는 것은 평탄화 공정 시간 및 공정 비용을 증가시키는 요인이 되는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속막의 상부에 금속막의 제거율을 떨어뜨리기 위한 산화 방지막을 형성함으로써, 금속 배선의 평탄도를 높여 반도체 소자의 성능을 향상시킬 수 있고 반도체 제조 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하고자 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 기판 상에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 트렌치와 비아 콘택홀로 이루어진 다수의 듀얼 다마신 패턴이 형성된 층간 절연막을 형성하는 단계와, 상기 듀얼 다마신 패턴을 포함한 층간 절연막 상에 장벽 금속막 및 금속막을 형성하는 단계와, 상기 금속막의 상부에 산화 방지막을 형성하는 단계와, 상기 산화 방지막 전면에 CMP 공정을 실시하여 상기 듀얼 다마신 패턴 내부에 금속 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 다층 금속 배선 형성 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 반도체 기판(101) 상에 하부 금속 배선(102)을 형성하고, 하부 금속 배선(102)을 포함한 기판(101) 상에 제 1 식각 정지막(103)을 형성한다. 이후, 제 1 식각 정지막(103) 상에 제 1 절연막(104a), 제 2 식각 정지막(104b) 및 제 2 절 연막(104c)을 형성하여 금속 배선간 절연을 위한 제 1 층간 절연막(104)을 형성하고, 듀얼 다마신(dual damascene) 식각 공정을 이용하여 제 1 층간 절연막(104)을 식각하여 듀얼 다마신 패턴(105)을 형성한다.
듀얼 다마신 패턴(105)을 형성하는 과정을 설면하면, 듀얼 다마신 패턴(105)을 형성하기 위하여 제 1 식각 정지막(103) 상에 제 1 절연막(104a) 및 제 2 식각 정지막(104b)을 형성한 후 제 2 식각 정지막(104b)의 일부분을 식각한 후 제 2 절연막(104c)을 제 2 식각 정지막(104b) 상에 형성한다. 그런 다음 제 2 절연막(104c)의 일부분을 식각하여 트렌트(105a)를 형성하고, 제 2 절연막(104c)의 일부분을 식각하여 하부 금속 배선(102)의 일부가 노출되는 비아 콘택홀(105b)을 형성하여 트렌치(105a) 및 비아 콘택홀(105b)을 갖는 듀얼 다마신 패턴(105)이 형성된다.
도 1b에 도시된 바와 같이, 듀얼 다마신 패턴(15)이 형성된 반도체 기판(11)의 전면에 장벽 금속막(106)을 형성하고, 장벽 금속막(106) 상에 구리(Cu)로 이루어진 금속막(107)을 증착한 다음 금속막(107)의 전면에 산화 방지막(108)을 형성한다.
여기서, 구리로 이루어진 금속막(107)을 증착할 때 구리 특성 상 구리를 두껍게 증착하면 층간 절연막(104)에 형성된 듀얼 다마신 패턴(105) 표면의 굴곡으로 인하여 증착된 금속막(107) 상부에는 어느 정도의 굴곡, 즉 함몰 부분(109)이 생긴다.
이러한 함몰 부분(109)으로 인한 반도체 소자의 특정 악화를 방지하기 위하 여 산화 방지막(108)을 형성하며, 산화 방지막(108)은 금속막(107) 형성 과정에서 EBR(Egde Bad Remover) 단계 이후 세정 공정 전 또는 후에 형성되거나 금속막(107) 형성 과정에서 구리를 증착한 다음 어닐 공정 전에 형성된다.
또한, 산화 방지막(108)은 스핀 코팅(spin coating), 화학기상증착(CVD : Chemical Vaporized Deposition), 스프레이(spray), 산화 방지 물질에 금속막(107)이 형성된 반도체 기판(101)을 디핑(dipping)시켜 금속막(107)의 전면에 산화 방지막(108)을 형성시키는 딥(Dip) 방식 또는 산화 방지용 화학물에 금속막(107)이 형성된 반도체 기판(101)을 노출시켜 금속막(107)의 전면에 산화 방지막(108)을 형성시키는 방법을 이용하여 금속막(107)의 상부에 형성된다.
이와 같이, 금속막(107)의 상부에 산화 방지막(108)을 형성함으로써, 후술되는 평탄화 공정, 즉 CMP 공정 시 평탄화를 위하여 사용되는 산화제로부터 금속막(107)을 보호할 수 있다.
그런 다음, 도 2c에 도시된 바와 같이, 제 2 절연막(104c)의 표면이 드러나도록 CMP 공정을 실시하여 금속막(107) 및 산화 방지막(108)을 선택적으로 폴리싱하여 표면을 평탄화시켜 상부 금속 배선(110)을 형성한다.
CMP 공정에 대해 살펴보면, 함몰 부분(109)은 기계적인 폴리싱보다 화학적 폴리싱에 영향을 받아 평탄화, 즉 산화제로 금속막(107)의 구리를 이온 상태로 만들어 제거함으로써 평탄화시키고, 제 2 절연막(104c)의 상부에 형성된 장벽 금속막(106), 금속막(107) 및 산화 방지막(108)은 화학적 폴리싱보다 기계적인 폴리싱에 영향을 받아 제거된다. 여기서 함몰 부분(109)에 형성된 금속막(107)이 산 화제에 의해 제거될 때 산화 방지막(108)이 금속막(107)의 산화율을 떨어뜨려 제 2 절연막(104c) 상에 형성된 금속막(107)에 비해 제거율이 떨어진다. 따라서, 함몰 부분(109)에 형성된 금속막(107)이 제 2 절연막(104c)에 형성된 금속막(107)에 비해 적게 제거되기 때문에 함몰 현상을 감소시켜 상부 금속 배선(110)을 평탄화시킬 수 있다.
이상 설명한 바와 같이, 본 발명은 금속막의 상부에 금속막의 제거율을 떨어뜨리기 위한 산화 방지막을 형성함으로써, 금속 배선의 평탄도를 높여 반도체 소자의 성능을 향상시킬 수 있고 반도체 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 금속막 상부에 산화 방지막을 형성하기 때문에 최소양의 금속막을 형성하여 금속배선을 형성할 수 있으며, 이에 따라 CMP 공정 시 적은 양의 금속막을 폴리싱하게 되어 공정 시간을 단축시킬 수 있기 때문에 공정 비용을 줄일 수 있고 중금속이 포함된 배출 폐수의 양도 줄일 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 기판 상에 식각 정지막을 형성하는 단계와,상기 식각 정지막 상에 트렌치와 비아 콘택홀로 이루어진 다수의 듀얼 다마신 패턴이 형성된 층간 절연막을 형성하는 단계와,상기 듀얼 다마신 패턴을 포함한 층간 절연막 상에 장벽 금속막 및 금속막을 형성하는 단계와,상기 금속막의 상부에 산화 방지막을 형성하는 단계와,상기 산화 방지막 전면에 CMP 공정을 실시하여 상기 듀얼 다마신 패턴 내부에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
- 제 1 항에 있어서,상기 장벽 금속막은, TiN/Ti막 또는 TaN/Ta막을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1 항에 있어서,상기 산화 방지막은,상기 금속막을 형성 과정에서 EBR 공정이 끝나고 나서 세정 공정 전 또는 후에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1 항에 있어서,상기 금속막 및 산화 방지막을 증착한 후 어닐 공정을 수행하여 상기 금속막 및 산화 방지막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1 항에 있어서,상기 산화 방지막은,스핀 코딩 방식, CVD 방식, 스프레이 방식 또는 딥 방식을 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
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