KR20080033300A - 인터커넥트 컨택트의 건식 에치백 - Google Patents

인터커넥트 컨택트의 건식 에치백 Download PDF

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Abstract

본 발명은, 저하된 접촉 저항 및 개선된 신뢰성을 갖는 합성 스터드 컨택트 인터페이스에 대한 방법 및 구조를 개시한다. 불소 함유 가스를 포함하는 선택적 건식 에칭이 이용된다. M1 RIE 공정 후의 또는 M1 RIE 공정 중의 텅스텐 컨택트를 부분적으로 건식 에치백함으로써 접촉 저항이 감소된다. 이어서, 리세스된 컨택트는, M1 라이너/도금 공정 중에 금속화된다. 텅스텐 컨택트가 완전하게 형성된 후에 텅스텐 컨택트의 높이가 감소된다.

Description

인터커넥트 컨택트의 건식 에치백{DRY ETCHBACK OF INTERCONNECT CONTACTS}
본 발명은, 반도체 디바이스의 제조, 상세하게는 집적 회로 소자를 위한 금속 배선(metallurgy)의 제조에 관한 것이다.
본 발명은, 반도체 디바이스를 위한 금속 인터커넥트의 형성, 상세하게는 구리 계 금속으로 형성된 금속 배선을 연결하도록 반도체 표면에서 형성된 컨택트의 형성에 관한 것이다. 종래 실행되고 있는 공정에서, 국부적인 인터커넥트 트렌치(interconnect trenches)는 능동 디바이스를 구비한 기판 위에 증착된 제1 절연층 내로 에칭된다. 에칭된 트렌치는, 기판상의 디바이스의 일부와 접촉하기 위해서 라이너/텅스텐 코어로 채워지고, 국부적인 인터커넥트(MC)를 형성하기 위해서 제1 절연층과 동일 평면을 이루도록 폴리싱된다.
제2 절연층이 증착되고 그 내에 스터드(stud) 컨택트 홀이 에칭된다. 에칭된 스터드 컨택트 홀은 라이너/텅스텐 코어로 채워지고, 제2 절연층과 동일 평면을 이루도록 폴리싱됨으로써, 제2 절연층 내에 매립되어 제2 절연층은 물론 디바이스의 다른 부분과 접촉하는 스터드 컨택트(CA)가 형성된다. 그 후, 증착 및 식각에 의해 또는 제3 층을 필요로 하는 다마신 공정(damascene process)에 의해서 제1 배선 레벨(M1)이 형성된다.
이 M1 배선 레벨은 스터드 컨택트(CA)와 접촉한다.
본 발명의 제1 태양은, 전자 디바이스를 제조하는 방법으로서, 상부에 컨택트가 형성되는 기판을 마련하는 단계; 기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아(conductive via)를 형성하는 단계; 전도성 비아 상에 유전체층을 마련하는 단계; 유전체층 상에 산화물층을 마련하는 단계; 산화물층 상에 포토레지스트층을 마련하는 단계; 포토레지스트층에 개구부를 형성하는 단계; 포토레지스트층을 제거하고, 불소 함유 가스를 사용하여 개구부 내에서 유전체층, 산화물층 및 제1 전도성 재료의 적어도 일부분을 제거하는 단계; 제1 전도성 재료 및 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 개구부 내에 제2 전도성 재료를 증착하는 단계를 포함하는 것인 전자 디바이스를 제조하는 방법을 제공한다.
본 발명은, 기술이 90nm 노드 크기에서부터 65nm 및 45nm 노드 크기로 이동함에 따라 커지게 되는, CA (스터드 컨택트) 접촉 저항 증가의 문제점을 개선할 수 있다. 또한, 본 발명은 어떤 공지된 디바이스보다 더 신뢰할 수 있는 컨택트를 마련할 수 있다.
바람직하게는, 불소 함유 가스는 NF3, F2 또는 SF6이다. 바람직한 실시예에서, 유전체층은 저유전상수(low-k) SiCOH 재료이다. 저유전상수 SiCOH 재료는 다공질 초저유전상수 재료일 수 있다. 바람직한 실시예에서, 제1 전도성 재료는 텅스텐이고 제2 전도성 재료는 구리이다. 그러나, 본 발명은 텅스텐 국부 인터커넥트를 이용하는 것에 한정되지 않는다. 바람직한 실시예에서, 불소 함유 가스는 약 500 sccm의 아르곤 및 약 50 sccm의 NF3를 포함한다. 불소 함유 가스는 약 100 mTorr 내지 약 200 mTorr의 압력에서 약 10 sccm의 O2 및 50 sccm의 CH2F2 또는 CH3F를 더 포함할 수 있다.
본 발명의 제2 태양은, 전자 디바이스를 제조하는 방법으로서, 상부에 컨택트가 형성되는 기판을 마련하는 단계; 기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아(conductive via)를 형성하는 단계; 전도성 비아 상에 유전체층을 마련하는 단계; 유전체층 상에 산화물층을 마련하는 단계; 산화물층 상에 포토레지스트층을 마련하는 단계; 포토레지스트층에 개구부를 형성하는 단계; 개구부 내에서 유전체층 및 산화물층을 탄화플루오르 함유 가스로 제거하는 단계; 포토레지스트층을 제거하는 단계; 개구부 내에서 제1 전도성 재료의 적어도 일부분을 불소 함유 가스로 제거하는 단계; 제1 전도성 재료 및 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 개구부 내에 제2 전도성 재료를 증착하는 단계를 포함하는 것인 전자 디바이스를 제조하는 방법을 제공한다.
본 발명의 다른 태양은, 전자 디바이스를 제조하는 방법으로서, 상부에 컨택트가 형성되는 기판을 마련하는 단계; 기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아(conductive via)를 형성하는 단계; 전도성 비아 상에 유전체층을 마련하는 단계; 유전체층 상에 산화물층을 마련하는 단계; 산화물층 상에 포토레지스트층을 마련하는 단계; 포토레지스트층에 개구부를 형성하는 단계; 개구부 내에서 유전체층 및 산화물층을 탄화플루오르 함유 가스로 제거하는 단계; 불소 함유 가스를 사용하여 포토레지스트층을 제거하고 개구부 내에서 제1 전도성 재료의 일부분을 제거하는 단계; 제1 전도성 재료 및 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 개구부 내에 제2 전도성 재료를 증착하는 단계를 포함하는 것인 전자 디바이스를 제조하는 방법을 제공한다.
또한 본 발명은, 다른 태양에서, 기판 상에 형성된 폴리 실리콘 게이트; 폴리 실리콘 게이트와 접촉하는 합성 스터드 비아 구조를 포함하며, 이 합성 스터드 비아 구조는 제1 부분 및 제2 부분을 갖는 것인 전자 디바이스를 제공한다. 바람직한 실시예에서, 제1 부분은 텅스텐으로 이루어지고 제2 부분은 구리로 이루어진다. 바람직한 실시예에서, 제1 부분만이 폴리 실리콘 게이트와 접촉한다. 바람직한 실시예에서, 합성 스터드 비아 구조는 약 100 나노미터의 폭 및 약 2,000 옹스트롬의 높이를 갖는다. 제1 부분은 약 500 옹스트롬의 높이를 갖는다.
본 발명의 실시예는 첨부한 도면을 참조로 하는 실시예로서, 이하에서 더 상세하게 기술된다.
도 1 내지 도 5는 스터드 컨택트 인터커넥트를 형성하는 종래의 방법을 도시하고 있다.
도 6 내지 도 9는 본 발명에 따른 스터드 컨택트 인터커넥트를 형성하는 방법을 도시하고 있다.
도면은 단지 예시의 목적을 가질 뿐 기준을 정하는 것은 아니다.
본 발명은, M1 RIE 공정 후의 또는 M1 RIE 공정 중의 텅스텐 CA 컨택트를 부분적으로 건식 에치백함으로써 CA 접촉 저항을 감소시킨다. 이어서, 리세스된 컨택트는, M1 라이너/도금 공정 중에 금속화된다. 본 발명은, 텅스텐 컨택트가 완전하게 형성된 후에 텅스텐 CA의 높이를 감소시킨다. CA의 높이를 감소시키는 것은 CA 접촉 저항에 중대한 영향을 줄 것이다.
예컨대, TEOS[Tetraethyl Orthosilicate, Si(OC2H5)4] 하드마스크(HM)를 갖는 SiCOH 내의 M1을 고려해보자. TEOS(HM와 CA TEOS)를 에칭하지 않는 (또는 훨씬 더 낮은 비율로) 선택적 SiCOH 에칭 화학 물질이 존재한다. W를 쉽게 에칭할 것이라 예측되는 이 SiCOH 에칭 화학 물질은 NF3계 물질이다.
본 발명은, 텅스텐 컨택트의 저항을 감소시키기 위하여 M1의 유전체 에칭에서의 에치백을 개시하고 있다. 본 발명이 높은 종횡비의 피처(feature)를 확실하게 채울 수 있는 종래의 라이너/시드/도금 공정을 이용하기 때문에, 텅스텐의 리세스는 이후의 금속화 공정에 대한 문제점은 없다.
더 상세하게는 도면을 참조하면, 특히 도 1을 참조하면, 산화물(20) 내에 전도성 비아(15: CA)가 도시되어 있다. 바람직한 실시예에서, 전도성 재료는 텅스텐(W)이 될 것이다. 다음, 도 2를 참조하면, 저유전상수 유전체막(30: M1 유전체)의 증착으로 시작하여 산화물 하드마스크(40: M1 하드마스크) 및 M1 포토레지스 트(50)의 증착으로 이어지는 종래의 다마신 공정에 의해 다음 레벨의 금속 와이어가 제조될 수 있다.
다음, 도 3을 참조하면, 레지스트 스트립을 포함하는 반응성 이온 에칭(RIE)에 의해서 유전체(30) 내로 M1 라인 패턴(60)이 전사된 것이 도시되어 있다. 다음, 도 4를 참조하면, 라이너(70) 및 M1 배선 금속(80)을 형성하기 위한 종래의 라이너/시드/도금 공정이 도시되어 있다. 다음, 도 5를 참조하면, M1 배선(90)을 형성하기 위한 최종적인 CMP 처리 공정이 도시되어 있다.
본 발명은,도 2에 도시한 것과 동일한 방식으로 저유전상수 재료(30) 및 산화물 하드마스크(40)의 증착 단계를 행하고, 이어서 동일한 방식으로 리소그래피 단계를 행할 수 있다. 본 발명은 RIE 단계 중에 또는 RIE 단계 후에 공지 기술에서 벗어난다.
도 6을 참조하면, 본 발명의 제1 실시예는, 저유전상수 유전체(30)를 산화물(20)까지 선택적으로 에칭하기 위해서 NF3, F2 또는 SF6와 같은 불소 함유 가스(탄화플루오르계 가스가 아님)를 이용하는 것이다. 바람직한 실시예에서, 저유전상수(30)는 SiCOH류 재료이고, 다공질 ULK 재료일 수 있다. 이 RIE 단계 중의 레지스트 선택도가 낮을 것이고 이 경우 임계 치수(CD) 제어는 불소계 화학 물질에서 낮은 에칭률을 나타내는 산화물 하드마스크(40)에 의해 제공된다. 일단 CA 텅스텐(15) 상의 저유전상수 재료(30)가 제거되면, 불소계 화학 물질은 CA 라이너(10)뿐만 아니라 CA 텅스텐(15)도 에칭할 수 있다. 따라서, 저유전상수 오버 에치(low-k over etch)가 CA 텅스텐 비아를 소망의 깊이로 리세스하기 위해 이용될 수 있다. 레지스트의 에칭률이 이들 화학 물질에서 높기 때문에, 저유전상수 오버 에치 전에 또는 중에 레지스트가 완벽하게 소비될 수 있어 추가적인 레지스트 스트립이 요구되지 않는다.
이 선택적 M1 RIE 공정은 평행판 및 중간 밀도 플라즈마 RIE 기구와 같은 종래의 에칭 기구와 호환될 수 있다. 바람직한 실시예에서, 에칭 가스는 약 500 sccm의 Ar과 약 50 sccm의 NF3를 포함한다. 추가적으로, 소량의 O2 및 CH2F2 또는 CH3F가 첨가될 수 있다. 예컨대, 약 10 sccm의 O2 및 약 50 sccm의 H2F2 또는 CH3F가 첨가될 수 있다. 후자의 첨가는 임계 치수를 유지하거나 산화물 하드마스크 또는 레지스트에 대한 선택도를 증가시키는데 도움을 줄 수 있다. 바람직한 실시예에서, 압력은 약 100 mTorr 내지 200 mTorr이고, 27 MHz 및 2 MHz의 주파수에 대하여 약 500 W의 전력을 갖는다.
본 발명의 다른 실시예는 리소그래피 단계 이후에 공지 기술을 따르는 것이다. 다시 말하면, 트렌치를 형성하기 위해 탄화플루오르계 화학 물질을 이용하고 포토레지스트 재료를 제거하기 위해 레지스트 스트립을 이용하는 것이다. 이때, CA 텅스텐(15) 및 라이너(10)를 선택적으로는 산화물 하드마스크(20) 및 CA TEOS까지 리세스하기 위해서 불소계 화학 물질(NF3, F2, SF6)로 전환될 수 있다.
본 발명의 다른 실시예에서, 리소그래피 단계 이후에 공지 기술을 따른다. 이 경우, 저유전상수 유전체(30) 안으로 트렌치를 형성하기 위해서 탄화플루오르 계 화학 물질을 이용할 수 있지만 레지스트 스트립을 생략할 수 있다. 다음 단계에 서, CA 텅스텐(15) 및 라이너(10)를 리세스하게 될 것이고, 이 단계에서는 또한 잔존한 포토레지스트 재료(50)를 제거한다.
도 6에서는 최종 결과물을 단면도로 도시한다. 도 7은, 저유전상수 유전체(30) 및 산화물 하드마스크(40)에 형성된 리세스된 트렌치 내에 부분적으로 노출된 CA 텅스텐(15) 및 라이너(10)를 도시하는 전술한 3가지의 실시예에 대한 평면도를 도시한다. 이 구조의 금속화는 상기의 공지 기술에 의해 이루어진다.
도 8을 참조하면, 라이너(70) 및 M1 배선 금속(80)의 라이너/시드/도금 공정 후의 구조가 도시되어 있다. 도 9를 참조하면, CMP 이후의 구조가 도시되어 있다.
도 5 및 도 9를 비교함으로써 본 발명의 새로운 특징을 이해할 수 있다. CA는 M1 라인 아래에서 바로 리세스되었고, CA 스터드에서 텅스텐 부피(15)의 상당한 부분이 구리(80)에 의해 대체되었다. 구리(80)의 더 낮은 저항성은 더 낮은 스터드 저항을 야기한다. 추가로, CA 스터드(15)와 M1 라인(80) 사이의 접촉 영역은 새로운 구조에서 현저하게 더 커지고, 더 신뢰할 수 있는 경계면을 얻게 할 것이다. 이는, 디바이스에 대한 경계면이 변하지 않고 유지되며 재료가 동일하다(배리어 및 W)는 매우 신뢰할 수 있는 이점을 제공한다.
도 9에 도시된 바와 같이, CA 스터드 인터커넥트는 두 개의 전도성 재료의 합성 구조이다. 바람직한 실시예에서, 전도성 재료는 텅스텐과 구리이다. 바람직한 실시예에서, 합성 스터드 구조는 약 100 나노미터의 폭 및 2,000 옹스트롬의 높이를 가지며 텅스텐 부분은 약 500 옹스트롬의 높이를 갖는다.
이 복합 CA 스터드 컨택트는 종래의 컨택트보다 더 낮은 접촉 저항을 가질 것이다. 예컨대, 2,000 옹스트롬의 높이 및 95 nm의 폭을 갖는 종래의 텅스텐 CA 스터드는 어림잡아 19 ohms의 접촉 저항을 갖는다. 이 저항의 약 1/3은 W 전도도로부터 야기된다. 텅스텐 CA가 500 옹스트롬 높이까지 에치백되면, 접촉 저항은 19 ohms 에서 13 ohms로 떨어질 것이다. 다른 이점은, 임의의 조정 불량의 (더불어 리세스된) CA 스터드 및 M1 라인 사이의 접촉 영역이 증가한다는 점이다. 구리 라인 과 CA 스터드 사이의 더 낮은 접촉 저항 외에도, 이는 더 신뢰할 수 있는 접촉을 제공한다.
본 명세서와 관련된 당업자는, 여기에 특히 기술된 실시예 이상으로, 본 발명의 사상에서 벗어나지 않고 본 발명의 다른 변경을 가할 수 있음이 명백할 것이다. 따라서, 첨부한 청구범위에 개시한 것처럼 상기 변경이 본 발명의 범위 내에서 고려된다.

Claims (10)

  1. 전자 디바이스를 제조하는 방법으로서,
    상부에 컨택트가 형성되는 기판을 마련하는 단계;
    기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아(conductive via)를 형성하는 단계;
    상기 전도성 비아 상에 유전체층을 마련하는 단계;
    상기 유전체층 상에 산화물층을 마련하는 단계;
    상기 산화물층 상에 포토레지스트층을 마련하는 단계;
    상기 포토레지스트층에 개구부를 형성하는 단계;
    불소 함유 가스를 사용하여 상기 포토레지스트층을 제거하고, 상기 개구부 내에서 상기 유전체층, 상기 산화물층 및 상기 제1 전도성 재료의 일부분을 제거하는 단계; 및
    상기 제1 전도성 재료 및 상기 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 상기 개구부 내에 제2 전도성 재료를 증착하는 단계
    를 포함하는 것인 전자 디바이스 제조방법.
  2. 제1항에 있어서, 상기 불소 함유 가스는 NF3, F2 및 SF6로 이루어진 군에서 선택된 것인 전자 디바이스 제조방법.
  3. 제1항에 있어서, 상기 유전체층은 저유전상수 SiCOH 재료인 것인 전자 디바이스 제조방법.
  4. 제1항에 있어서, 상기 제1 전도성 재료는 텅스텐이고 상기 제2 전도성 재료는 구리인 것인 전자 디바이스 제조방법.
  5. 전자 디바이스를 제조하는 방법으로서,
    상부에 컨택트가 형성되는 기판을 마련하는 단계;
    상기 기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아를 형성하는 단계;
    상기 전도성 비아 상에 유전체층을 마련하는 단계;
    상기 유전체층 상에 산화물층을 마련하는 단계;
    상기 산화물층 상에 포토레지스트층을 마련하는 단계;
    상기 포토레지스트층 내에 개구부를 형성하는 단계;
    상기 개구부 내에서 상기 유전체층 및 상기 산화물층을 탄화플루오르 함유 가스로 제거하는 단계;
    상기 포토레지스트층을 제거하는 단계;
    상기 개구부 내에서 상기 제1 전도성 재료의 일부분을 불소 함유 가스로 제거하는 단계; 및
    상기 제1 전도성 재료 및 상기 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 상기 개구부 내에 상기 제2 전도성 재료를 증착하는 단계
    를 포함하는 것인 전자 디바이스 제조방법.
  6. 제5항에 있어서, 상기 불소 함유 가스는 NF3, F2 및 SF6로 이루어진 군에서 선택된 것인 전자 디바이스 제조방법.
  7. 전자 디바이스를 제조하는 방법으로서,
    상부에 컨택트가 형성되는 기판을 마련하는 단계;
    상기 기판 상의 산화물 내에 제1 전도성 재료로 이루어진 전도성 비아를 형성하는 단계;
    상기 전도성 비아 상에 유전체층을 마련하는 단계;
    상기 유전체층 상에 산화물층을 마련하는 단계;
    상기 산화물층 상에 포토레지스트층을 마련하는 단계;
    상기 포토레지스트층에 개구부를 형성하는 단계;
    상기 개구부 내에서 상기 유전체층 및 상기 산화물층을 불소 함유 가스로 제거하는 단계;
    불소 함유 가스를 사용하여 상기 포토레지스트층을 제거하고, 상기 개구부 내에서 상기 제1 전도성 재료의 일부분을 제거하는 단계; 및
    상기 제1 전도성 재료 및 상기 제2 전도성 재료를 포함하는 합성 전도성 비아를 형성하기 위해서 상기 개구부 내에 제2 전도성 재료를 증착하는 단계
    를 포함하는 것인 전자 디바이스 제조방법.
  8. 제7항에 있어서, 상기 유전체층은 저유전상수 SiCOH 재료인 것인 전자 디바이스 제조방법.
  9. 전자 디바이스로서,
    기판 상에 형성된 폴리 실리콘 게이트;
    상기 폴리 실리콘 게이트와 접촉하는 합성 스터드 비아 구조
    를 포함하고, 상기 합성 스터드 비아 구조는 제1 부분 및 제2 부분을 구비하는 것인 전자 디바이스.
  10. 제9항에 있어서, 상기 제1 부분은 텅스텐으로 이루어지고 상기 제2 부분은 구리로 이루어지는 것인 전자 디바이스.
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