CN115332158A - 内连线结构的形成方法 - Google Patents

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陈启平
黄柏翔
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Abstract

本公开提供了一种形成内连线结构的方法。方法包括形成金属层在基板上方，金属层包括第一金属；形成盖层在金属层上；图案化盖层及金属层，从而形成沟槽在金属层中；沉积第一介电层在沟槽中；移除盖层，使第一介电层突出于金属层的顶表面；沉积第二介电层在第一介电层及金属层上方；形成开口在第二介电层中，从而部分地露出金属层的顶表面；及形成导电部件在开口中并与金属层电性耦合，导电部件包含第二金属。

Description

内连线结构的形成方法
技术领域
本发明实施例涉及一种半导体结构的形成方法，尤其涉及一种自对准内连线结构的形成方法。
背景技术
集成电路(integrated circuit,IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的互连装置数目)通常会增加，而几何尺寸(即可使用工艺生产的最小元件(或线))却减少。此微缩化(scaling down)的工艺通常通过提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ICs加工及制造的复杂性，为了实现这些进步，需要在IC加工及制造进行类似的发展。
作为半导体制造的一部分，形成导电元件以为IC的各种元件提供电性互连。举例而言，可通过在介电材料层中蚀刻开口并用导电材料填充开口来形成用于互连不同金属层的导孔。然而，随着半导体制造技术节点的不断发展，临界尺寸及节距(pitches)变得越来越小，且工艺宽裕度也变得越来越严格。因此，可能会出现重叠(overlay)错误(例如，失准的导孔)，这可能会导致例如可靠性测试余度(margin)降低或装置性能不佳等问题。因此，虽然形成内连线结构的工艺通常足以满足其预期目的，但它们在各个面向并非完全令人满意。
发明内容
本发明实施例提供一种内连线结构的形成方法，包括：形成金属层在基板上方，金属层包括第一金属；形成盖层在金属层上；图案化盖层及金属层，从而形成沟槽在金属层中；沉积第一介电层在沟槽中；移除盖层，使第一介电层突出于金属层的顶表面；沉积第二介电层在第一介电层及金属层上方；形成开口在第二介电层中，从而部分地露出金属层的顶表面；及形成导电部件在开口中并与金属层电性耦合，导电部件包含第二金属。
本发明实施例提供一种内连线结构的形成方法，包括：形成第一导电部件及第二导电部件在基板上方，第一导电部件及第二导电部件包含第一金属；沉积第一介电层在第一导电部件及第二导电部件之间的沟槽中；沉积第二介电层在第一导电部件及第二导电部件以及第一介电层上方，位于第二介电层下方的第一介电层的顶表面高于第一导电部件的顶表面及第二导电部件的顶表面；形成开口在第二介电层中，开口露出第一导电部件及第二导电部件之一；及形成第三导电部件在开口中，第三导电部件包含不同于第一金属的第二金属。
本发明实施例提供一种半导体结构，包括：基板；内连线结构的第一层，形成在基板上方，其中第一层包含第一介电材料及设置在第一介电材料中的第一导电部件，其中第一介电材料高于第一导电部件；蚀刻停止层，设置在内连线结构的第一层上；及内连线结构的第二层，形成在蚀刻停止层上方，其中第二层包含第二介电材料及设置在第二介电材料中的第二导电部件，其中第二导电部件至少部分地与第一导电部件对准并且电性耦合至第一导电部件。
附图说明
本公开的面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1A及图1B为根据本公开的各个面向，示出用于形成自对准内连线结构的方法的流程图。
图2、图3、图4、图5、图6、图7A、图7B、图7C、图8、图9、图10、图11、图12、图13、图14A及图14B为根据图1A及图1B中的方法的一些实施例，一部分的半导体装置在各个工艺阶段的剖面图。
附图标记如下：
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
118:操作
120:操作
122:操作
124:操作
200:装置
202:基板
203:源极/漏极接触件
204:导孔级层间介电层
205:接触导孔
206:胶层
208:金属层
210:盖层
212:硬掩模层
213:沟槽
214:阻挡层
216:介电层
218:气隙
220:内连线结构
222:蚀刻停止层
224:第一蚀刻停止层
226:第二蚀刻停止层
228:第三蚀刻停止层
240:介电层
242:沟槽开口
244:导孔开口
244a:导孔开口
244b:导孔开口
248:导电部件
252:金属线
254:导孔
258:内连线结构
H1:厚度
H2:厚度
H2’:距离
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。
此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。此外，在随后的本公开中，在另一元件上、连接及/或耦合到另一元件上的元件的形成可包括这些元件以直接接触方式形成的实施例，并且也可包括可在元件之间形成额外元件的实施例，使得元件可不直接接触。此外，可使用空间相对用语，举例而言，“较低”、“较高”、“水平”、“垂直”、“在……之上”、“在……上方”、“在……之下”、“在……下方”、“上方”、“下方”、“顶部”、“底部”等以及其衍伸用语(例如，“水平地”、“向下地”、“向上地”等)，以便描述本公开中一个部件与另一个部件之间的关系。空间相对用语意图概括包含部件的装置的不同方位。更进一步，当用“约”、“大约”等描述一个数字或一个数字范围时，用语意图概括包括所述的数字+/-10％之内的数字，除非另有定义。举例而言，用语“约5nm”概括从4.5nm至5.5nm的尺寸范围。
集成电路(integrated circuit,IC)包含多个由布线间(inter-wiring)的间隔所隔开的图案化的金属线。形成在沟槽状(trench-like)开口中的金属线通常实质上延伸平行于半导体基板。根据当前技术，这种类型的半导体装置可包括八层或更多层金属化层，以满足装置几何形状及微型化(micro-miniaturization)的要求。作为半导体制造的一部分，需形成电性内连线，以将半导体装置的各种金属化层以及其他微电子元件(例如，源极/漏极、栅极等)电性互连。一般而言，这涉及在层中(例如，在电绝缘层中)形成开口，然后用电性导电材料填充这些开口。之后，抛光导电材料，以形成电性内连线，例如金属线或导孔。
然而，随着半导体技术世代继续微缩化工艺，由于不断减小沟槽尺寸，精确对准或重叠可能会出现问题。举例而言，导孔可能更难以与下方的金属线准确对准。当导孔失准或重叠问题发生时，传统的制造方法可能导致导孔开口下方的介电材料(例如，层间介电层(inter-layer dielectric layer,ILD))的不期望的过度蚀刻。当导孔开口之后填充金属材料时，其细长的突出形状类似于虎牙(tiger tooth)。这种“虎牙”导孔可能导致较差的漏电(leakage)及较差的可靠性的性能。可能需要使用更严格的工艺宽裕度来避免这些问题，但这也可能会降低设备性能。
本公开一般涉及集成电路中的内连线结构，并且特别是涉及自对准内连线结构及其方法，以改善导孔对准并避免在形成导孔期间介电材料的过度蚀刻。在本公开的实施例中，方法允许介电材料从金属层突出以形成缓冲(buffering)顶部，以防止在形成导孔期间随后的过度蚀刻，这在不牺牲性能的情况下扩大了工艺宽裕度。此外，方法结合了金属蚀刻工艺及镶嵌工艺来形成具有不同临界尺寸(critical dimensions,CDs)的金属线，允许由贵金属来形成窄金属线，避免了铜在窄沟槽状开口中的填充能力的问题。再者，在本公开的实施例中，方法允许在金属线之间形成气隙，因此产生含气隙(air-gap-containing)的内连线结构，其为先进的半导体装置提供减小的RC时间常数。现在将参照图1A至图14B更详细地讨论本公开的各个面向。
图1A及图1B为根据本公开的各个面向，示出方法100的流程图。方法100为示例，并且不意图将本公开作出除了权利要求中明确记载范围之外的限制。可在方法100之前、期间及之后提供额外的操作，并且对于方法的额外实施例可替换、消除、或移动所描述的一些操作。后文结合图2至图14B描述方法100，其以绘图方式说明方法100的一些原理。图2至图14B为根据一些实施例，示出在方法100的各个制造阶段期间的例示性集成电路200的剖面图。
如图1A所示，方法100开始于操作102，通过提供或接收包括如图2所示的基板202的半导体装置(或装置)200。在一些实施例中，基板202包括硅。替代地，根据一些实施例，基板202可包括例如锗的其他元素半导体。在一些实施例中，基板202额外地或替代地包括化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indiumarsenide)及磷化铟(indium phosphide)。在一些实施例中，基板202包括合金半导体，例如硅锗(silicon germanium)、碳化硅锗(silicon germanium carbide)、磷砷化镓(galliumarsenic phosphide)及磷化镓铟(gallium indium phosphide)。
在一些实施例中，基板202包括绝缘体上覆半导体(semiconductor-on-insulator,SOI)结构。举例而言，基板可包括通过例如分离注入氧气(separation byimplanted oxygen,SIMOX)的工艺所形成的埋藏氧化物(buried oxide,BOX)层。在各种实施例中，基板202包括通过离子注入及/或扩散等工艺所形成的各种p型掺杂区及/或n型掺杂区，例如p型井、n型井、p型源极/漏极部件及/或n型源极/漏极部件。基板202可还包括例如下列其他功能部件：电阻器、电容器、二极管、晶体管(例如，场效晶体管(field effecttransistors,FETs))、以及延伸到下方晶体管的源极/漏极部件及栅极结构并电性耦合至源极/漏极部件及栅极结构的源极/漏极接触件及栅极接触件。在本实施例中，示出了设置在基板202顶部的源极/漏极接触件203。基板202可包括被设置为分离形成在基板202上的各种装置的横向隔离部件。
装置200包括沉积在基板202之上的导孔级(via-level)层间电介质(inter-leveldielectric,ILD)层204。在一些实施例中，导孔级ILD层204可包括例如下列介电材料：四乙氧基硅烷(tetraethyl orthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃、或例如下列掺杂的氧化硅：硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fusedsilica glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂的硅酸盐玻璃(boron doped silicon glass,BSG)及/或其他合适的介电材料。可通过等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)、流动式化学气相沉积(flowable chemical vapor deposition,FCVD)、或其他合适的方法来形成介电材料。在一些实施例中，介电材料是由低k(例如，介电常数值约3.5)介电材料或极低k(例如，介电常数值约2.5)介电材料所形成，例如含碳介电材料，并且可还包含氮、氢、氧及其组合。如果使用极低k介电材料，可在沉积极低k介电材料后进行固化(curing)工艺以增加其孔隙率(porosity)、降低k值并提高机械强度。操作102也可包括进行一个或多个化学机械抛光(chemical-mechanical polishing,CMP)工艺，以将装置200的顶表面平坦化。导孔级ILD层204包括延伸穿过导孔级ILD层204并提供电性耦合到基板202中的接触部件的导孔。在本实施例中，示出接触导孔205。接触导孔205延伸至下方的源极/漏极接触件203并电性耦合至源极/漏极接触件203。在一些实施例中，装置200还包括沉积在导孔级ILD层204之上的一个或多个金属间介电(inter-metal dielectric,IMD)层(未示出)。在一些实施例中，每个IMD层可具有在约
Figure BDA0003695358030000071
至约
Figure BDA0003695358030000072
的范围的厚度；在一些其他实施例中，每个IMD层可具有在约
Figure BDA0003695358030000073
至约
Figure BDA0003695358030000074
的范围的厚度。IMD层为多层内连线结构提供电性绝缘及结构支撑。多层内连线结构可包括多个金属化层并且可还包括设置在IMD层中的内连线部件(例如，生产线后端(back-end-of-the-lin,BEOL)部件)的导孔或接触件。举例而言，金属化层(例如，金属0(metal 0,M0)、金属1(metal 1,M1)等)包括嵌入在IMD层中的多个导电部件(例如，金属线、接触件及/或导孔)。
装置200还包括沉积在导孔级ILD层204之上的胶层206。胶层206在功能上提供导孔级ILD层204及在其上随后沉积的金属层之间的粘着。胶层206也用作蚀刻停止层并且在随后的蚀刻工艺期间提供端点控制(end point control)。选择胶层206的材料组成，使得胶层及金属层之间存在刻蚀选择性，使得刻蚀工艺蚀刻穿过金属层并停止在胶层206处，而不会对下方(多)层造成蚀刻损伤。胶层206可包括氮化钛(titanium nitride,TiN)或氮化钨(tungsten nitride,WN)。在一些实施例中，胶层206具有约
Figure BDA0003695358030000075
至约
Figure BDA0003695358030000076
的范围的厚度。
如图3所示，方法100(图1A)于操作104在胶层206上方形成金属层208。如将在本公开的后文部分中所讨论的，金属层208将图案化成金属线，这些金属线电性耦合至接触导孔205及下方的源极/漏极接触件203。
形成金属线或导孔的常见工艺称作“镶嵌(damascene)”工艺。一般而言，镶嵌工艺涉及在IMD层中形成沟槽状(trench-like)开口。通常使用传统的光刻及蚀刻技术来形成沟槽状开口。在形成沟槽状开口之后，在沟槽状开口内沉积扩散阻挡层及粘着层。然后使用电化学电镀工艺用金属或金属合金填充沟槽状开口，以形成金属线，并也可能在金属线下方形成导孔。然后通过CMP工艺移除IMD层的表面上的多余金属材料。
随着微电子装置中封装密度的增加，铜(copper,Cu)因其优异的导电性(5.96x107S/m)及优异的抗电迁移性而在其他可用金属材料中被用作内连线金属。铜的镶嵌工艺通常用于将铜图案化，包括铜电镀，然后对铜进行CMP。同时，随着半导体装置尺寸的不断微缩化，用铜的镶嵌工艺也存在许多可能影响金属化层的品质的潜在问题。举例而言，当金属线的临界尺寸(critical dimension,CD)低于20纳米(nanometer,nm)时，沟槽状开口可能会变得太窄，因此具有高深宽比，并且扩散阻挡层及粘着层的堆叠将占据开口相当大的部分，为较导电的铜留下较少的空间。剩余的较少量的铜具有较高的电阻，因此会降低半导体装置的性能。这个问题在小宽度的高深宽比(例如，>3)的沟槽状开口中尤其严重。此外，可能无法通过镶嵌工艺适当地填充沟槽状开口，使得开口的顶部可能被阻挡，这可能在下方产生空隙(void)并降低装置性能。此外，较窄的铜线在随后较高电流密度通过电迁移破坏它们之前可能具有较短的寿命。
相较之下，贵金属作为集成电路中的导电部件在技术上已变得重要。如本文所用，术语“贵金属”表示选自钌(ruthenium,Ru)、铱(iridium,Ir)、铑(rhodium,Rh)、铂(platinum,Pt)、钯(palladium,Pd)、锇(osmium,Os)、银(silver,Ag)及金的金属(gold,Au)。所有其他金属在本文归类为非贵金属。贵金属不同于不适合直接图案化的一些非贵金属，可将贵金属图案化以形成CD小于约20nm的金属线，因为其适合在干式蚀刻方法中直接图案化(例如，反应离子蚀刻(reactive ion etching,RIE)工艺)，上述非贵金属例如铜。在一些实施例中，金属层208包括贵金属、两种或更多种贵金属的合金、或(多种)贵金属与(多种)非贵金属混合的合金。在一些实施例中，金属层208包括选自Ru、Ir、Rh及Pt的群组的贵金属，例如在特定示例中的Ru。在另一实施例中，金属层208包括贵金属与贵金属的合金、或贵金属与非贵金属的合金，例如PtIr、PdPt、或PdNi。在又一实施例中，用于形成金属层208的金属不限于贵金属，只要金属适合直接图案化即可，例如钴(Cobalt,Co)、钼(Molybdenum,Mo)及钨(Tungsten,W)。可通过化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapor deposition,PVD)、电镀、或其他合适的方法来沉积金属层208。根据一些实施例，金属层208可具有在约
Figure BDA0003695358030000091
至约
Figure BDA0003695358030000092
的范围的厚度H1；根据一些其他实施例，金属层208可具有在约
Figure BDA0003695358030000093
至约
Figure BDA0003695358030000094
之范围的厚度H1。
如图4所示，方法100(图1A)于操作106在金属层208上方沉积盖层210。如将在本公开的后文部分中所讨论的，盖层210定义了从金属层208突出的介电材料的距离，这提供了缓冲部分防止在导孔形成期间随后的过度蚀刻。选择盖层210的材料组成，使得在盖层210及金属层208之间存在蚀刻选择性，使得随后移除盖层210的蚀刻工艺不会对金属层208造成实质的蚀刻损失。在一些实施例中，盖层210实质上不含氮(nitrogen,N)。在进一步的实施例中，盖层210包括金属掺杂的碳化物，例如碳化钨(tungsten carbide,WC)。可通过PVD、射频PVD(Radio Frequency PVD,RFPVD)、原子层沉积(Atomic Layer Deposition,ALD)、或其他合适的方法来沉积盖层210。在一些实施例中，盖层210具有在约
Figure BDA0003695358030000095
至约
Figure BDA0003695358030000096
的范围的厚度H2。根据一些实施例，H2/H1的比例被限制在约1/5至约1/3之间。由于膜品质的要求，盖层210的厚度H2至少为金属层208的厚度H1的1/5。如果盖层210的厚度H2小于金属层208的厚度H1的约1/5，则膜品质不足以成为盖层。如果盖层210的厚度H2大于金属层208的厚度H1的约1/3，则随后形成的介电材料可能会突出到上介电层(upper dielectriclayer)(例如，蚀刻停止层)中一段大的距离，这导致导孔下方蚀刻(via under-etching)。在一些实施例中，盖层210也在功能上用作抗反射涂(anti-reflective coating,ARC)层。
仍如图4所示，方法100于操作106也在盖层210上方形成硬掩模层212。任何合适的材料或组成物可用于形成硬掩模层212，例如在一个示例中的三层硬掩模。例示性硬掩模层212包括底层、中间层及顶层(未示出)，每层具有不同的或至少独立的材料。举例而言，底层可包括四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、无氮抗反射涂(nitrogen freeanti-reflective coating,NFAARC)膜、氧掺杂的碳化硅(oxygen-doped siliconcarbide,ODC)、碳氮化硅(carbon nitride,SiCN)、或等离子体辅助氧化物(plasma-enhanced oxide,PEOx)；在一些实施例中，中间层可包括富含硅的聚合物材料(例如，SiCxHyOz)；在一些其他实施例中，中间层可为TiN、WdC等；顶层可包括四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、或氧化硅。应理解的是，在其他实施例中，可省略一个或多个层，并且可提供额外层作为三层硬掩模的一部分。
方法100(图1A)于操作108在光刻工艺及蚀刻工艺中将硬掩模层212及盖层210图案化，并且随后在金属蚀刻工艺中将金属层208图案化，以形成金属线。参照图5，在将金属层208图案化之后形成沟槽213。
可使用合适的工艺对硬掩模层212进行图案化，包括双重图案化工艺、多重图案化工艺、光刻、自对准工艺及心轴间隔物工艺(mandrel-spacer processes)，以定义要转移到下方金属层208的线的图案。在所示出的实施例中，使用旋涂工艺及软烘烤工艺在硬掩模层212上形成光刻胶层(未示出)。然后，将光刻胶层暴露于辐射。辐射可为使用13.6nm的波长的极紫外(extreme ultraviolet,EUV)辐射、使用436nm、405nm或365nm的波长的紫外辐射、或使用248nm、193nm或157nm的波长的DUV辐射、或其他可用于光刻的辐射，例如电子束。随后，使用曝光后烘烤(post-exposure baking,PEB)、显影及硬烘烤对曝光的光刻胶层进行显影，因此在硬掩模层212上方形成图案化的光刻胶层。穿过在图案化的光刻胶中所定义的开口蚀刻硬掩模层212，形成图案化的硬掩模层212。之后，使用例如下列合适的工艺移除图案化的光刻胶层：湿式剥离(wet stripping)或等离子体灰化。如图5所示，穿过在图案化的硬掩模层212中所定义的开口蚀刻盖层210，形成图案化的盖层210。在一个示例中，蚀刻工艺包括使用干式(或等离子体)蚀刻，以部分地移除在图案化的硬掩模层212中所定义的开口内的盖层210。在另一个示例中，蚀刻工艺包括实施使用氢氟酸(hydrofluoric acid,HF)溶液的湿式蚀刻，以部分地移除在图案化的硬掩模层212中所定义的开口内的盖层210。
仍参照图5，方法100于操作108处随后使用图案化的硬掩模层212及图案化的盖层210作为蚀刻掩模在金属蚀刻工艺中蚀刻金属层208。在所示出的实施例中，金属蚀刻工艺为干式蚀刻工艺，例如等离子体蚀刻工艺。在进一步的实施例中，金属蚀刻工艺包括RIE工艺。RIE工艺可包括例如下列工艺参数：在约10mTorr至约300mTorr的反应器操作压力、小于2700W的RF功率(例如，在约900W至约1600W)、小于约4500W的偏压、约10℃至约80℃的范围的温度及约200秒至约500秒的RIE的蚀刻周期。RIE来源气体可包括离子成分，例如氩(argon,Ar)、含氟气体(例如，CF4、SF6、CH2F2、CHF3、C4F8、C2F6)、或其组合。RIE来源气体也可包括一些化学蚀刻剂，例如用于化学蚀刻的含氯气体(例如，Cl2、CHCl3、CCl4)。在一些实施例中，化学蚀刻剂包含硼(boron,B)(例如，B2F4、BCl3、B4Cl4、BBr3)。在一特定的实施例中，化学蚀刻剂包括硼及氯的组合。在一些实施例中，总蚀刻剂流速小于1800sccm，例如约1200sccm。化学蚀刻剂可具有流速为总蚀刻剂流速的约30％至约50％，例如约40％。在将金属层208图案化之后所得到的金属线可具有在次20nm范围内的临界尺寸(criticaldimension,CD)。如前文所述，金属层208的金属成分(例如，贵金属)的选择保护了对窄金属线具有低电阻率的块体金属成分。为了简单起见，金属线于操作108之后被表示为金属线208。沟槽213被夹在邻近的金属线208之间，露出胶层206的顶表面。胶层206作为蚀刻停止层保护导孔级ILD层204免受RIE工艺。随后，在另一蚀刻工艺中蚀刻胶层206的露出部分，例如湿式蚀刻、干式蚀刻、或其组合。沟槽213向下延伸至导孔级ILD层204的顶表面。硬掩模层212、盖层210、金属层208及胶层206的蚀刻可为原位的(in-situ)。
如图6所示，方法100(图1A)于操作110处形成阻挡层214，阻挡层214保形地在沟槽213的侧壁及底部上方、以及硬掩模层212上方作为内衬。阻挡层214阻挡金属原子从金属线208扩散到待沉积在沟槽213中的介电材料中。阻挡层214可包括氮化物基(nitride based)的电介质或金属氧化物基(metal oxide based)的电介质，例如氧化铪(hafnium oxide,HfO2)、氧化钽(tantalum oxide,Ta2O5)、氧化钛(titanium oxide,TiO2)、氧化锆(zirconium oxide,ZrO2)、氧化铝(aluminum oxide,Al2O3)、氧化钇(yttrium oxide,Y2O3)、或其组合。阻挡层214可替代地包括对盖层210的材料具有高蚀刻选择性的其他材料。阻挡层214可保形地覆盖装置200，其厚度范围为约
Figure BDA0003695358030000121
至约
Figure BDA0003695358030000122
例如约
Figure BDA0003695358030000123
举例而言，阻挡层214可在室温至约400℃的温度下使用PVD、在约200℃至约600℃的温度下使用CVD或等离子体辅助CVD(plasma enhanced CVD,PECVD)、或在约80℃至约600℃的温度下使用ALD。
如图7A所示，方法100(图1A)于操作112沉积介电层216，填充沟槽213并覆盖阻挡层214。介电层216可包括例如下列介电材料：四乙氧基硅烷(tetraethyl orthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃、或例如下列掺杂的氧化硅：硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂的硅酸盐玻璃(boron doped siliconglass,BSG)及/或其他合适的介电材料。替代地，介电层216可包括高k介电材料，例如氧化锆(zirconium oxide,ZrO2)。在一些其他实施例中，介电层216可可选地包括氧化硅(silicon oxide,SiO2)、氮化硅(silicon nitride,SiN)、氮氧化硅(silicon oxynitride,SiON)、或其组合。可通过CVD、PECVD、FCVD、PVD、旋涂、或其他合适的方法来形成介电材料。
需要为先进的半导体装置提供低RC时间常数的新方法，其中“R”为芯片上布线(on-chip wiring)的电阻，且“C”为多层内连线堆叠中信号线与周围导体之间的有效电容。通过降低布线材料的特定电阻率及使用较低介电常数(dielectric constants,k)的电介质，降低RC时间常数。传统的半导体制造通常使用二氧化硅(silicon dioxide,SiO2)作为电介质，其k值约为3.9。在一些实施例中，介电材料是由低k(例如，介电常数值约3.5)介电材料、或极低k(例如，介电常数值约2.5)介电材料所形成，例如含碳介电材料，并且可进一步包含氮、氢、氧及其组合。如果使用极低k介电材料，则可在沉积极低k介电材料之后进行固化工艺，以移除极低k介电材料中的水分。在所示出的实施例中，介电材料在FCVD工艺中沉积，上述FCVD工艺具有较好的间隙填充能力，使得沟槽213实质上被介电材料所填充。
除了使用低k或极低k介电材料之外，另一种方法是实施气隙，上述气隙以包含气隙的内连线结构的形式来提供。即使金属线附近的小气隙也会导致结构的整体k显着改善，例如，信号线之间的气隙的体积在约35％至约40％将减少约15％的电容。如本文所使用的，术语“气隙”用于描述由周围的实质性特征所定义的空隙，其中空隙可包含空气、氮气、环境气体、在先前或当前工艺中所使用的气态化学品、或其组合。
在一些实施例中，沉积工艺具有较差的间隙填充能力(例如，CVD工艺)，使得沟槽213被介电材料所覆盖，其中有气隙形成。对于这样的实施例，如图7B所示，沟槽213具有高深宽比，并且沉积工艺中的参数(例如，CVD工艺的压力、温度及气体黏度)以沉积介电材料的间隙填充行为的方式进行调整盖住沟槽213内的气隙218而不填满沟槽。在一些实施例中，气隙218与k≈1相关联。因此，相较于具有更高k的连续介电材料而言，内连线结构的气隙218有利于改善RC性能。然而，除了空气之外的间隙材料也是可列入考虑的。在一些实施例中，气隙218具有在约
Figure BDA0003695358030000131
至约
Figure BDA0003695358030000132
的范围的宽度：在一些其他实施例中，气隙218具有大于或等于
Figure BDA0003695358030000133
的宽度。在各种实施例中，气隙218被介电层216的介电材料所包围并且位于盖层210之下。
图7C示出了于操作112之后所得的结构的另一个实施例。相较于图7B，其中一个不同之处在于介电材料并未完全覆盖沟槽213的侧壁。因此，气隙218仍会露出沟槽213的部分侧壁，使得在沟槽213中所定义的气隙218是被介电材料所覆盖、并且在阻挡层214之间横向扩展、并且在介电层216的介电材料之间垂直扩展。
方法100(图1A)于操作114进行平坦化工艺，例如CMP工艺以移除介电层216的多余介电材料。在一些实施例中，例如在图8中所示，也从盖层210之上移除阻挡层214及硬掩模层212，使得盖层210被露出。在CMP工艺期间，盖层210可作为CMP停止层，使得CMP工艺在盖层210的顶表面停止。在平坦化之后，盖层210的顶表面、阻挡层214的顶表面及介电层216的顶表面实质上是共平面的。在图8及以下各图，对在形成图7B所示的结构之后的制造操作进行说明。然而，相同的操作也可应用于图7A及图7C所示的结构。
方法100(图1B)于操作116在选择性蚀刻工艺中移除盖层210。所得的结构示出于图9中。操作116可使用干式蚀刻、湿式蚀刻、或其他合适的蚀刻工艺。举例而言，干式蚀刻工艺可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBR3)、含碘气体、其他合适的气体及/或等离子体及/或其组合。举例而言，湿式蚀刻工艺可包括在下列溶液中蚀刻：稀氢氟酸(diluted hydrofluoric acid,DHF)；氢氧化钾(potassium hydroxide,KOH)溶液；氨；含氢氟酸(hydrofluoric acid,HF)、硝酸(nitric acid,HNO3)及/或乙酸(acetic acid,CH3COOH)的溶液；或其他合适的湿式蚀刻剂。选择阻挡层214及介电层216的材料组成，使得高蚀刻选择性存在，并且选择性蚀刻工艺移除盖层210而不会对阻挡层214及介电层216造成实质的蚀刻损失。由于气隙218位于盖层210之下，介电层216于操作116之后仍覆盖气隙218。
在移除盖层210之后，介电层216及设置在介电层216中的金属线208(连同胶层206及阻挡层214)共同形成一层内连线结构220(例如，Mx内连线层)。阻挡层214及介电层216的顶部从金属线208的顶表面突出一段距离H2'。金属线208之上的介电层216的上部在功能上用作缓冲层，防止随后在导孔形成期间过度蚀刻。距离H2'实质上等于移除的盖层210的厚度。在一些实施例中，距离H2'的范围在约
Figure BDA0003695358030000141
至约
Figure BDA0003695358030000142
根据一些实施例，H2'/H1的比例被限制在约1/5至约1/3之间。如前文所述，如果距离H2'小于金属层208的厚度H1的约1/5，则盖层210的厚度太薄而不能满足膜品质要求。如果距离H2'大于金属层208的厚度H1的约1/3，则介电层216会突出到上介电层(例如，随后形成的蚀刻停止层)中较大的距离，从而导致导孔下方蚀刻。
例如图10所示，方法100(图1B)于操作118在内连线结构220的层上方沉积蚀刻停止层222。任何合适的材料或组成物可用于形成蚀刻停止层222。例示性蚀刻停止层222包括第一蚀刻停止层224、第二蚀刻停止层226及第三蚀刻停止层228。第一蚀刻停止层224毯覆式沉积在内连线结构220的层上方，覆盖金属线208的顶表面及介电层216的顶表面以及阻挡层214的侧壁。在一些实施例中，第一蚀刻停止层224包括具有约
Figure BDA0003695358030000143
至约
Figure BDA0003695358030000144
的厚度的AlON。替代地，第一蚀刻停止层224可包括其他材料及尺寸。第二蚀刻停止层226形成在第一蚀刻停止层224上方。在一些实施例中，第二蚀刻停止层226包括氮掺杂的碳化物(nitrogen-doped carbide,NDC)、氧掺杂的碳化物(oxygen-doped silicon carbide,ODC)、氢及氮掺杂的碳化物(hydrogen and nitrogen doped carbide,HNDC)、SiC、四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、或包括约
Figure BDA0003695358030000151
至约
Figure BDA0003695358030000152
的厚度的其他膜。替代地，第二蚀刻停止层226可包括其他材料及尺寸。第三蚀刻停止层228形成在第二蚀刻停止层226上方。在一些实施例中，第三蚀刻停止层228包括具有约
Figure BDA0003695358030000153
至约
Figure BDA0003695358030000154
的厚度的AlOx。替代地，第三蚀刻停止层228可包括其他材料及尺寸。可使用ALD或CVD工艺来形成每个蚀刻停止层，例如在具有约1Torr至约30Torr的压力、约13.56MHz的频率、在约50W至约500W的偏压水平下、在约100℃至约400℃的温度下、在N2、H2、或NH3的存在或环境中的腔室中的ALD工艺。替代地，可使用其他合适的方法及工艺设置来形成每个蚀刻停止层。
仍参照图10，方法100(图1B)于操作118也在蚀刻停止层222上方形成介电层240。在一些实施例中，介电层240包括氧化硅、氮化硅、低k材料、极低k材料、或其组合。介电层240的形成可包括CVD、PECVD、FCVD、PVD、旋涂、或其他合适的方法。在一些实施例中，介电层240在材料组成及沉积方面类似于介电层216。在一些替代实施例中，介电层240及介电层216包括不同的材料组成。举例而言，介电层216可具有相较于介电层240而言较高的介电常数(dielectric constant,k)。在沉积介电层240之后，可使用CMP工艺来将装置200的顶表面平坦化。
方法100(图1B)于操作120通过一个或多个蚀刻工艺在介电层240中形成开口。如图11所示，例示性开口包括沟槽开口242及导孔开口244a及244b(统称为导孔开口244)。在一些实施例中，操作120包括在第一蚀刻工艺中移除介电层240的顶部，以形成沟槽开口242。实施第一蚀刻工艺以部分地蚀刻介电层240，例如通过控制蚀刻持续时间。在第一蚀刻工艺期间，由沟槽开口242所定义的区域内的介电层240仅凹蚀而并非完全穿过介电层240。沟槽开口242的形成可通过用于定义图案的光刻胶(未示出)来辅助。然后，在合适的工艺中移除光刻胶，例如光刻胶剥离或等离子体灰化。通过第二蚀刻工艺穿过沟槽开口242进一步蚀刻介电层240，以形成导孔开口244。设计第二蚀刻工艺以选择性地蚀刻介电层240，而蚀刻停止层222实质上保持完整。第二蚀刻工艺向下延伸导孔开口244到达蚀刻停止层222。导孔开口244的形成也可由用于定义图案的光刻胶(未示出)来辅助。然后，在合适的工艺中移除光刻胶，例如光刻胶剥离或等离子体灰化。在第二蚀刻工艺之后，用于金属线的沟槽开口242及用于导孔部件的导孔开口244共同形成在介电层240中。沟槽开口242形成在介电层240的上部，且导孔开口中244形成在介电层240的下部。
在一些实施例中，第一蚀刻工艺及第二蚀刻工艺各自包括干式蚀刻、湿式蚀刻、或其组合。将第二蚀刻工艺设计为具有蚀刻选择性的蚀刻剂，使得第二蚀刻工艺实质上移除介电层240中的介电材料，且保持蚀刻停止层222完整。在一些实施例中，在第一蚀刻工艺及第二蚀刻工艺中所使用的蚀刻剂是相同的。在一些实施例中，第二蚀刻工艺是具有更多蚀刻方向性的干式蚀刻。在一些实施例中，第二蚀刻工艺中的蚀刻剂包括含氟气体(例如CxFy，其中x及y为适当的整数)、含氧气体(例如，O2)、其他合适的蚀刻气体、或其组合。
参照图12，在形成沟槽开口242及导孔开口244之后，使用第三蚀刻工艺以打开蚀刻停止层222，上述第三蚀刻工艺例如湿式蚀刻。在一些实施例中，将第三蚀刻工艺设计为首先选择性地相对于第二蚀刻停止层226蚀刻第三蚀刻停止层228，然后相对于第一蚀刻停止层224选择性地蚀刻第二蚀刻停止层226，并选择性地蚀刻第一蚀刻停止层224，以露出下方的金属线208在导孔开口244中。
预期导孔开口244与下方的金属线208对准。然而，光刻工艺具有本质的(intrinsic)失准。当邻近金属线之间的间距越来越小时，失准容忍度(misalignmenttolerances)越来越小，这对相应的光刻工艺是一个挑战。作为一个示例，如图12所示，导孔开口244a及244b都有一些失准问题，这导致导孔开口相对于下方的金属线208稍微向右偏移。导孔开口244a的边缘与阻挡层214重叠，并且导孔开口244b的边缘与介电层216的顶表面重叠。
关于导孔开口244a，介电层216的侧壁在导孔开口244a中露出，但介电层216的这部分整体上仍被蚀刻停止层222所覆盖并且在第三蚀刻工艺期间实质上完好无损。导孔开口244a的失准边缘上的阻挡层214被凹蚀，并且可在金属线208的露出的顶表面之上(如图所示)或共平面(或对准)。然而，传统上，发生在导孔开口244b的失准相较于发生在导孔开口244a的失准而言对于装置的品质及可靠性更有害。一般而言，介电层216的顶表面及金属线208在CMP工艺之后是共平面的。因此，用于打开蚀刻停止层222的第三蚀刻工艺可能无意中“穿透(punch through)”蚀刻停止层222并导致其下方的部分介电层216也被蚀刻。之后，当蚀刻的导孔开口用导电材料填充以形成导孔部件时，导孔的一部分将延伸到凹蚀的介电层216中，类似于位于金属线208的顶表面之下的“虎牙(tiger tooth)”。随着导孔及金属线之间的失准恶化，这种“虎牙”效应会加剧。因此，例如可靠性(例如，通过测量依时性电介质击穿或TDDB)之类的装置性能可能会受到影响。相较之下，在所示出的实施例中，介电层216及阻挡层214不与金属线208的顶表面共平面，而是突出距离H2’。介电层216的突出顶部提供缓冲材料层。尽管在打开蚀刻停止层222的期间凹蚀部分的介电层216的顶表面，但是额外的厚度允许在打开导孔期间过度蚀刻。实施第三蚀刻工艺以过度蚀刻蚀刻停止层222，尤其是第一蚀刻停止层224，并保持介电层216的凹蚀的露出的顶表面在金属线208之上，例如通过控制蚀刻持续时间。因此，所公开的方法100提供了自对准工艺，使得下方导电部件及导孔开口之间的失准受限及最小化。将在导孔开口中形成的导孔部件与下方的导电部件自对准，上述导电部件例如金属线208。
例如图13所示，方法100(图1B)于操作122在沟槽开口242及导孔开口244中形成上方导电部件248。沟槽开口242中的上方导电部件248的部分也称作金属线252，而导孔开口244中的上方导电部件248的部分也称作导孔254。图14A及图14B类似地示出于操作122之后所得的结构的其他实施例，上述结构是基于先前在图7A及图7C中所示的结构。图13、图14A及图14B之间的主要区别的是气隙218的存在及位置。
在一些实施例中，通过在沟槽开口242及导孔开口244中填充导电材料来将上方导电部件248形成为块体金属层。导电材料可通过例如下列合适的技术来沉积：电镀工艺、PVD、或其他合适的技术。在一个实施例中，通过镶嵌工艺来形成上方导电部件248，例如双镶嵌工艺。在镶嵌工艺中形成块体金属层的一个有利特征是一些低电阻导电材料(例如，铜)可能不适合金属蚀刻工艺。在一些实施例中，导电材料不同于在相对窄的金属线208中所使用的金属。在一些实施例中，金属线208包括如前文所述的一种或多种贵金属，而块体金属层248包括一种或多种非贵金属。举例而言，块体金属层248可包括铜(copper,Cu)，尽管可替代地使用例如下列其他合适的材料：钨(tungsten,W)、钴(cobalt,Co)、镍(Nickel,Ni)、铝(aluminum Al)、其组合等。在一些实施例中，块体金属层248也包括贵金属，但不同于金属线208中所使用的贵金属。举例而言，块体金属层248可包括Pt，而金属线208可包括Ru、Ir、或RH。在一些替代实施例中，金属线208及块体金属层248都包括非贵金属但不同的金属。举例而言，金属线208可包括Mo或W，而块体金属层248可包括Cu。
介电层240以及设置在介电层240中的金属线252及导孔254(可与蚀刻停止层222一起)共同形成内连线结构258的层(例如，Mx+1内连线层)。导孔254延伸穿过蚀刻停止层222并与相应的金属线208直接接触。导孔254至少部分地与下方的金属线208对准。由于介电层216及阻挡层214的突出部分，导孔254的底部保留在金属线208的顶表面之上，并且“虎牙”导孔穿透不再是问题。因此，可放宽形成导孔的工艺宽裕度，也可改善装置性能。举例而言，由于失准可能不会导致像导孔穿透那样的“虎牙”，导孔254可做得更大(例如，更宽的横向尺寸)以确保在导孔及下方的金属线之间存在实体接触。除了在镶嵌工艺中放宽间隙填充宽裕度之外，更大的导孔尺寸可降低接触电阻。
方法100(图1B)于操作124对装置200进行进一步的制造工艺。举例而言，可形成更多的内连线结构的上方层，在装置200上形成钝化层，进行其他生产线后端(back-end-of-line BEOL)工艺，并完成集成电路芯片。
尽管不意于进行限制，但本公开的一个或多个实施例为半导体装置及其形成提供了许多优点。举例而言，本公开的实施例提供了一种在导孔形成期间扩大工艺宽裕度的方法，避免了导孔穿透问题。方法也结合了金属蚀刻工艺及镶嵌工艺，通过金属蚀刻工艺提供了包括相对窄的贵金属(或其他合适的金属)的金属线及通过镶嵌工艺提供相对宽的铜(或其他合适的金属)的金属线的内连线结构。即使在最小的金属线CDs处，内连线层的导电性也得到了改善。方法也有效地降低了内连线结构中的介电材料的介电常数(dielectricconstant,k)。因此，可改善装置的RC性能。再者，形成内连线结构的方法可容易地集成到现有的半导体制造工艺中。
在一个例示性面向，本公开涉及一种形成内连线结构的方法。方法，包括：形成金属层在基板上方，金属层包括第一金属；形成盖层在金属层上；图案化盖层及金属层，从而形成沟槽在金属层中；沉积第一介电层在沟槽中；移除盖层，使第一介电层突出于金属层的顶表面；沉积第二介电层在第一介电层及金属层上方；形成开口在第二介电层中，从而部分地露出金属层的顶表面；及形成导电部件在开口中并与金属层电性耦合，导电部件包含第二金属。在一些实施例中，第一金属是贵金属，并且第二金属是非贵金属。在一些实施例中，第一金属选自Ru、Ir、Rh及Pt，第二金属选自Cu、W、Co、Ni及Al。在一些实施例中，金属层的图案化包含反应离子蚀刻。在一些实施例中，导电部件的形成包含镶嵌工艺。在一些实施例中，第一介电层从金属层的顶表面突出约
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至约
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的距离。在一些实施例中，方法进一步包括在移除盖层之前，进行平坦化工艺，使得盖层及第一介电层的顶表面共平面。在一些实施例中，盖层包括碳化钨。在一些实施例中，方法还包括在沉积第一介电层之前，保形地沉积阻挡层在沟槽中，并且在移除盖层之后，阻挡层及第一介电层均突出于金属层的顶表面。在一些实施例中，第一介电层的沉积覆盖位于沟槽侧壁之间的气隙。
在另一个例示性面向，本公开涉及一种方法。方法，包括：形成第一导电部件及第二导电部件在基板上方，第一导电部件及第二导电部件包含第一金属；沉积第一介电层在第一导电部件及第二导电部件之间的沟槽中；沉积第二介电层在第一导电部件及第二导电部件以及第一介电层上方，位于第二介电层下方的第一介电层的顶表面高于第一导电部件的顶表面及第二导电部件的顶表面；形成开口在第二介电层中，开口露出第一导电部件及第二导电部件之一；及形成第三导电部件在开口中，第三导电部件包含不同于第一金属的第二金属。在一些实施例中，第一金属是选自Ru、Ir、Rh及Pt的贵金属，且第二金属是选自Cu、W、Co、Ni及Al的非贵金属。在一些实施例中，方法还包括形成盖层在第一导电部件及第二导电部件上方；进行平坦化工艺，以平坦化盖层的顶表面及第一介电层的顶表面；及移除盖层，导致第一介电层从第一导电部件的顶表面及第二导电部件的顶表面突出。在一些实施例中，盖层包括碳化钨。在一些实施例中，开口的形成凹蚀第一介电层的顶表面的一部分，其中第三导电部件与第一介电层的顶表面的部分接触，并且其中第三导电部件的底部位于第一导电部件的顶表面及第二导电部件的顶表面之上。在一些实施例中，第一介电层的沉积形成气隙在沟槽中。
在又一个例示性面向，本公开涉及一种半导体结构。半导体结构，包括：基板；内连线结构的第一层，形成在基板上方，其中第一层包含第一介电材料及设置在第一介电材料中的第一导电部件，其中第一介电材料高于第一导电部件；蚀刻停止层，设置在内连线结构的第一层上；及内连线结构的第二层，形成在蚀刻停止层上方，其中第二层包含第二介电材料及设置在第二介电材料中的第二导电部件，其中第二导电部件至少部分地与第一导电部件对准并且电性耦合至第一导电部件。在一些实施例中，第一介电材料比第一导电部件高约50埃至约120埃的距离。在一些实施例中，半导体结构还包括气隙，被困在第一介电材料中。在一些实施例中，第一导电部件包含贵金属，并且第二导电部件包含非贵金属。
以上概述数个实施例的特征，以使所属技术领域中技术人员可更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类均等的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神及范围下，做各式各样的改变、取代及替换。因此，本发明的实施例保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种内连线结构的形成方法，包括：
形成一金属层在一基板上方，该金属层包括一第一金属；
形成一盖层在该金属层上；
图案化该盖层及该金属层，从而形成多个沟槽在该金属层中；
沉积一第一介电层在多个所述沟槽中；
移除该盖层，使该第一介电层突出于该金属层的一顶表面；
沉积一第二介电层在该第一介电层及该金属层上方；
形成一开口在该第二介电层中，从而部分地露出该金属层的该顶表面；及
形成一导电部件在该开口中并与该金属层电性耦合，该导电部件包含一第二金属。
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