TW202145392A - 半導體結構 - Google Patents

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姚欣潔
田希文
呂志偉
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Abstract

一些實施例係關於一種半導體結構，其包含：位於基板上的第一層間介電質(ILD)層。下導電導孔設置於第一ILD層內。複數個導電線路位於第一ILD層上。第二ILD層側向設置於導電線路之間，其中第二ILD層包括第一材料。側壁間隔物結構設置於第二ILD層以及複數個導電線路之間。側壁間隔物結構沿著各導電線路的相對側壁連續地延伸。側壁間隔物結構的頂表面在複數個導電線路的頂表面的垂直上方，且其中側壁間隔物結構包括不同於第一材料的第二材料。

Description

半導體結構
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的形成方法。
現代積體晶片含有數百萬個半導體裝置。半導體裝置透過形成在積體晶片上的裝置之上的製程後端金屬互連層(back-end-of-the-line metal interconnect layers)的方式電性互連。傳統的積體晶片包括複數個製程後端金屬互連層，其包含與金屬觸點(即導孔)垂直耦接在一起的不同尺寸的金屬線路。
在一實施例中，提供一種半導體結構，其包含：位於基板上的第一層間介電質(ILD)層；設置於第一ILD層內的下導電導孔；位於第一ILD層上的複數個導電線路；側向設置於導電線路之間的第二ILD層，其中第二ILD層包括第一材料；以及設置於第二ILD層以及複數個導電線路之間的側壁間隔物結構，其中側壁間隔物結構沿著各導電線路的相對側壁連續地延伸，其中側壁間隔物結構的頂表面在複數個導電線路的頂表面的垂直上方，且其中該側壁間隔物結構包括不同於第一材料的第二材料。
在一實施例中，提供一種積體晶片，其包括：位於基板上的第一層間介電質(ILD)層；直接位於基板上，且設置於第一ILD層內的半導體裝置；位於半導體裝置上，且設置於第一ILD層內的下導電導孔；位於第一ILD層上的複數個導電線路；位於第一ILD層上，且側向地包圍複數個導電線路的第二ILD層，其中第二ILD層的頂表面在複數個導電線路上方；位於第二ILD層上的第三ILD層，其中第三ILD層的底表面設置於第二ILD層的頂表面下；設置於第二ILD層以及第三ILD層之間的蝕刻停止層；以及位於第一ILD層上的側壁間隔物結構，其中側壁間隔物結構側向地包圍複數個導電線路，其中側壁間隔物結構設置於第一ILD層以及第二ILD層之間，且其中側壁間隔物結構的頂表面與第二ILD層的頂表面對齊。
在一實施例中，提供一種半導體裝置的形成方法，包括：形成第一層間介電質(ILD)層於基板上方；形成下導電導孔於第一ILD層內；沉積導電層於第一ILD層上方；沉積硬遮罩層於導電層上方；圖案化導電層以及硬遮罩層，藉以形成複數個導電線路；形於硬遮罩層上方，且沿著導電線路的相對側壁成側壁間隔物結構；沉積第二ILD層於側壁間隔物結構上方；執行平坦化製程至第二ILD層以及側壁間隔物結構直到暴露硬遮罩層的上表面；執行移除製程以移除硬遮罩層，藉以暴露複數個導電線路的頂表面；沉積蝕刻停止層於側壁間隔物結構以及複數個導電線路上方；且形成複數個上導電導孔於複數個導電線路上方。
本揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
積體晶片可包含設置於半導體基板上方及/或內的數個半導體裝置(例如，電晶體、記憶裝置等)。互連結構可設置於半導體基板上方。互連結構可包含具有設置於互連介電質結構內的導電線路及/或導電導孔的導電互連層。導電線路以及導電導孔係配置以提供設置於半導體基板內及/或上方的不同半導體裝置之間的電通路。
互連結構的導電互連層可透過單重鑲嵌製程、雙重鑲嵌製程、或其他適合的形成製程形成。舉例而言，下導電導孔的層可透過單重鑲嵌製程形成於半導體基板上方的下層間介電質(ILD)層內。接著，導電層形成於下ILD層上方。在導電層上執行圖案化製成以定義複數個導電線路使得複數個開口設置於複數個導電線路之間。中ILD層形成於開口內。上ILD層形成於複數個導電線路上方。接著，形成複數個上導電導孔於中ILD層內並位於複數個導電線路上。然而，在上導電導孔的製造期間，導電線路上方(例如，用於光學微影系統中)的光罩可能錯位，使得利用以形成上導電導孔的開口的蝕刻製程可能會過度蝕刻到中ILD層並暴露出導電線路的側壁。因此，上導電導孔可能沉積於開口內使得每個導電導孔可自導電線路的頂表面延伸至相應導電線路的側壁。錯位可能因為光學微影系統中使用的工具的限制而發生，且錯位可能隨著導電線路的尺寸減縮(即，隨著積體晶片的縮小)而增加。過度蝕刻可能對中ILD層造成損壞(例如，分層、時間相關介電質崩潰(time dependent dielectric breakdown, TDDB)等)。進一步地，沿著相應導電線路的側壁設置的上導電導孔可導致相鄰導電線路之間的電流洩漏，從而降低積體晶片的性能。
據此，本揭露的一些實施例係關於包括複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的互連結構。另外，形成根據本揭露的互連結構的方法包括形成下導電導孔於第一ILD層內。複數個導電線路形成於第一ILD層上方，使得開口被設置於導電線路之間。側壁間隔物結構沿著各導電線路的相對側壁形成，使得側壁間隔物結構沿著開口佈置。第二ILD層形成於側壁間隔物結構上方並填充開口。第三ILD層形成於側壁間隔物結構以及第二ILD層上方。複數個上導電導孔形成於導電線路上方且於第三ILD層之內。在一些實施例中，在上導電導孔的形成期間可能出現錯位(例如，導電線路上方的光罩的錯位)，使得上導電導孔可能各從側壁間隔物結構的上表面連續地延伸至相應導電線路的頂表面。側壁間隔物結構可在上導電導孔的形成期間用作為蝕刻停止層，使得用以形成上導電導孔的蝕刻製程可不過度蝕刻至第二ILD層也不暴露導電線路的側壁。此可減輕對相鄰導電線路之間的介電質材料的損壞並減少相鄰導電線路之間的電流洩漏，藉以增進互連結構的性能。
第1圖繪示具有複數個導電線路112以及沿著該複數個導電線路112的側壁設置的側壁間隔物結構110的積體晶片100的一些實施例的剖面圖。
積體晶片100包含位於基板102上的互連結構103。互連結構包含互連介電質結構、下導電導孔106、複數個導電線路112、以及複數個上導電導孔116。在進一步的實施例中，互連結構103可稱為製程後端(BEOL)結構，使得下導電導孔106被設置在第一BEOL金屬化層內、導電線路112被設置在第二BEOL金屬化層內等。在一些實施例中，互連介電質結構包含第一層間介電質(ILD)層104、第二ILD層108、蝕刻停止層114、以及第三ILD層118。側壁間隔物結構110從第一ILD層104的頂表面104ts連續地延伸至各導電線路112的相對側壁。另外，側壁間隔物結構110的頂表面設置於複數個導電線路112的頂表面之上。因此，在一些實施例中，側壁間隔物結構110的高度大於複數個導電線路112的高度。在一些實施例中，側壁間隔物結構110具有厚度t1，其可，例如在約2至25 奈米(nm)、2至12 nm、12至25 nm等的範圍內。將理解的是，厚度t1的其他值也在本揭露的範疇內。
在一些實施例中，下導電導孔106的最大寬度小於各導電線路112的最大寬度。在又一些實施例中，各上導電導孔116的最大寬度小於各導電線路112的最大寬度。第二ILD層108側向地設置在相鄰的導電線路112之間且在側壁間隔物結構110的相對側壁之間。在進一步的實施例中，複數個空氣隙109被設置在相鄰的導電線路112的第二ILD層108內。在一些實施例中，空氣隙109可稱為空隙、孔、開口等。此外，配置空氣隙109以降低互連介電質結構的總k值。舉例而言，空氣隙109可降低第二ILD層108的k值，藉以減少相鄰的導電線路112之間的電容並改善互連結構103中的電阻電容(RC)延遲。
蝕刻停止層114從第二ILD層108的頂表面沿著側壁間隔物結構110連續地延伸到各導電線路112的頂表面。第三ILD層118位於蝕刻停止層114上。複數個上導電導孔116設置在第三ILD層118內並且電耦接至複數個導電線路112。在一些實施例中，配置下導電導孔106、複數個導電線路112、以及上導電導孔116以將設置於積體晶片100內的半導體裝置(未顯示)彼此電耦接。在進一步的實施例中，側壁間隔物結構110直接接觸各導電線路112的相對側壁。在又一些實施例中，側壁間隔物結構110連續地側向地包圍各導電線路112。
在一些實施例中，在上導電導孔116的製造期間，將蝕刻製程執行至第三ILD層118和蝕刻停止層114。蝕刻製程可暴露出下面的導電線路112的頂表面且形成下面的導電線路112之上的導電部件開口。然而，蝕刻製程也可暴露側壁間隔物結構110的上表面。此有部分可能是因為下面的導電線路112與利用以執行蝕刻製程的遮蔽層之間的覆蓋錯位(overlay mismatch)。在蝕刻製程期間，側壁間隔物結構110的蝕刻比蝕刻停止層114和第二ILD層108的蝕刻更慢，使得蝕刻製程不會過度蝕刻至第二ILD層108。這減輕了對第二ILD層108的損壞，減少了相鄰導電線路112之間的電流洩漏，且增加了互連結構103的耐用性。隨後，在導電部件開口內形成上導電導孔116，使得各上導電導孔116從側壁間隔物結構110的上表面連續地延伸到相應的導電線路112的頂表面。
第2圖繪示根據第1圖的積體晶片100的一些替代實施例的積體晶片200的一些實施例的剖面圖。
如第2圖的剖面圖中所示，各上導電導孔116側向地隔開於相應的導電線路112的相對側壁之間。在此種實施例中，在複數個上導電導孔116的製造期間，可能不會發生下面的導電線路112與利用以執行蝕刻製程的遮蔽層之間的覆蓋錯位。此可確保利用以形成上導電導孔116的蝕刻製程不會蝕刻至側壁間隔物結構110。在又一實施例中，各上導電導孔116側向地隔開於側壁間隔物結構110的相對側壁之間，使得上導電導孔116與側壁間隔物結構110側向偏移一個不為零的距離。
第3A圖繪示具有複數個導電線路112以及沿著該複數個導電線路112的側壁設置的側壁間隔物結構110的積體晶片300a的一些實施例的剖面圖。
積體晶片300a包含位於基板102上的互連結構103。互連結構103包含設置於互連介電質結構內的金屬化層(例如，下導電導孔106、導電線路112、上導電導孔116、及/或複數個上導電線路312)。配置金屬化層以將設置於基板102內及/或上方的半導體裝置302電耦接至設置於基板102內的其他半導體裝置(未顯示)及/或摻雜區域(未顯示)。在一些實施例中，基板102可，例如，為或包括塊狀半導體基板(例如，塊狀矽)、半導體覆矽(SOI)基板、或其他適合的基板材料。互連介電質結構包括第一ILD層104、第二ILD層108、蝕刻停止層114、以及第三ILD層118。在一些實施例中，半導體裝置302可被配置為電晶體。在此種實施例中，半導體裝置302包括設置於基板102內的源極/汲極區域304、位於基板102上的閘極介電質層306、位於閘極介電質層306上的閘極電極308、以及側向包圍閘極介電質層306以及閘極電極308的側壁間隔物層310。源極/汲極區域304設置於閘極電極308的相對側邊上。將理解的是，被配置為其他半導體裝置的半導體裝置302也是在本揭露的範疇內。在又一實施例中，半導體裝置302可，例如，被配置為全繞式閘極FET(gate-all-around FET, GAAFET)、閘極環繞FET(gate-surrounding FET)、多橋通道FET(multi-bridge channel FET, MBCFET)、奈米線FET(nanowire FET)、奈米環FET(nanoring FET)、奈米板場效電晶體(nanosheet field-effect transistor, NSFET)等。
將下導電導孔106設置於第一ILD層104內。在一些實施例中，下導電導孔106可直接位於半導體裝置302的源極/汲極區域304上及/或直接電耦接至半導體裝置302的源極/汲極區域304。在又一實施例中，下導電導孔106可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。在一些實施例中，第一ILD層104可，例如，為或包括二氧化矽(例如，SiO2 )、低k介電質材料、超低k介電質材料、其他介電質材料、或前述的任意組合。複數個導電線路112設置於第一ILD層104上方。在一些實施例中，導電線路112可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。第二ILD層108側向設置於相鄰的導電線路112之間。另外，側壁間隔物結構110沿著各導電線路112的相對側壁設置。側壁間隔物結構110設置於第二ILD層108以及複數個導電線路112之間。在一些實施例中，側壁間隔物結構110可，例如，為或包括氮化矽、碳化矽、氮氧化矽、氧化鋁(例如，Al2 O3 )、其他介電質材料或前述的任意組合。另外，蝕刻停止層114設置於第二ILD層108以及第三ILD層118之間。在進一步的實施例中，蝕刻停止層114可，例如，為或包括碳化矽、氮氧化矽、碳氧化矽、其他介電質材料或前述的任意組合。側壁間隔物結構110包括第一材料，第二ILD層108包括第二材料，且蝕刻停止層114包括第三材料。在又一實施例中，第一材料與第二材料以及第三材料不同。在一些實施例中，第一材料的介電常數至少兩倍大於第二材料的介電常數。
在一些實施例中，第二ILD層108可，例如，為或包括二氧化矽(例如，SiO2 )、低k介電質材料、超低k介電質材料、其他介電質材料、或前述的任意組合。第二ILD層108的有效介電常數是組成其的介電質材料和層的物理結構的函數。舉例而言，第二ILD層108可具有孔隙率(porosity)並且可包括降低第二ILD層108的有效介電常數的複數個空氣隙109。在一些實施例中，孔隙率是分佈在整個介電質材料的空隙空間，而空氣隙是介電質材料中較大的空隙，否則其將被介電質材料填充。在進一步的實施例中，第一ILD層104及/或第三ILD層118可，例如為多孔的及/或包括空氣隙(未顯示)，藉以分別降低第一ILD層104和第三ILD層118的有效介電常數。在一些實施例中，第一ILD層104、第二ILD層108、及/或第三ILD層118可分別具有約2至3或其他適合值的範圍內的有效介電常數。在又一實施例中，第一ILD層104、第二ILD層108、及/或第三ILD層118的孔隙率可，例如，分別在約0.1%至40%或其他適合值的範圍內。因此，透過將空氣隙109引入於相鄰的導電線路112之間，相鄰的導電線路112之間的電容被降低，且互連結構103的性能被增加。此有部分是因為各空氣隙109的介電常數約為1。在一些實施例中，若第二ILD層108的孔隙率相對較低(例如，低於約0.1%)，則第二ILD層108的有效介電常數未充分地降低，使得相鄰的導電線路112之間的電容可能被增加，從而降低積體晶片300a的性能。在進一步的實施例中，若第二ILD層108的孔隙率相對較高(例如，大於約40%)，則會降低第二ILD層108的結構完整性，且會使第二ILD層108更容易受到蝕刻損壞。
複數個上導電導孔116設置於第三ILD層118內且位於複數個導電線路112上。另外，複數個上導電線路312設置於第三ILD層118內且位於複數個上導電導孔116上。在一些實施例中，上導電導孔116及/或上導電線路312可，例如，分別為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。在一些實施例中，在上導電導孔116的製造期間，蝕刻製程被執行至第三ILD層118以及蝕刻停止層114。蝕刻製程可暴露下面的導電線路112的頂表面112ts。因為下面的導電線路112與利用以執行蝕刻製程的光罩(未顯示)之間的覆蓋錯位，蝕刻製程亦可暴露側壁間隔物結構110的上表面110us。此覆蓋錯位可能是因為光學微影的光繞射的限制、遮罩對準的限制、光學微影工具的限制或其他限制。另外，相鄰的導電線路112之間的距離減少，可增加互連結構103中導電部件的數量。然而，隨著相鄰的導電線路112之間的距離減少，也可能增加導致覆蓋錯位的限制。配置側壁間隔物結構110以在蝕刻製程期間保護第二ILD層108，藉以減輕與覆蓋錯位相關的問題，並防止過度蝕刻至第二ILD層108。此有部分是因為蝕刻製程期間側壁間隔物結構110的蝕刻比蝕刻停止層114及/或第二ILD層108的蝕刻更慢。因此，可減輕蝕刻製程期間對第二ILD層108的損壞，藉以減輕互連介電質結構的時間相關介電質崩潰(TDDB)並減輕相鄰的導電線路112之間的電流洩漏路徑。此增加了積體晶片300a的耐用性以及可靠性。
側壁間隔物結構110的第一間隔物高度h1定義於側壁間隔物結構110的下表面以及側壁間隔物結構110的頂表面110ts之間。側壁間隔物結構110的第二間隔物高度h2定義於側壁間隔物結構110的下表面以及側壁間隔物結構110的上表面110us之間。導電線路112的高度h3定義於導電線路112的下表面以及導電線路112的頂表面112ts之間。在一些實施例中，第二間隔物高度h2大於導電線路112的高度h3，且第一間隔物高度h1大於第二間隔物高度h2。在進一步的實施例中，上覆的上導電導孔116從側壁間隔物結構110的上表面110us，沿著側壁間隔物結構110的側壁，連續地延伸至導電線路112的頂表面112ts。在又一實施例中，上覆的上導電導孔116與第二ILD層108側向偏移一個不為零的距離。
第3B圖繪示根據第3A圖的積體晶片300a的一些替代實施例的積體晶片300b的一些實施例的剖面圖，其中上導電導孔116各側向地隔開於側壁間隔物結構110的相對側壁之間。
第3C圖繪示根據第3A圖的積體晶片300a的一些替代實施例的積體晶片300c的一些實施例的剖面圖，其中空氣隙(第3A圖的109)被從第二ILD層108省去。在一些實施例中，此可增加第二ILD層108的結構完整性。
第4、5、6、7、8、9、10、11、12、13、14、15以及16圖繪示形成根據本揭露具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的第一方法的一些實施例的剖面圖400-1600。雖然第4-16圖中所示的剖面圖400-1600參考第一方法進行描述，將理解的是，第4-16圖中所示的結構不受第一方法限制而是可獨立於第一方法單獨存在。進一步地，雖然第4-16圖作為一系列的動作描述，將理解的是，此些動作不受限制，此些動作的順序在其他實施例中可被替換，且所揭露的方法亦適用於其他結構。在其他實施例中，所示的一些動作及/或描述可整個或部分省去。
如第4圖的剖面圖400所示，將下導電導孔106形成於基板102上方且於第一層間介電質(ILD)層104內。在一些實施例中，基板102可，例如，為或包括塊狀半導體基板(例如，塊狀矽基板)、半導體覆矽(SOI)基板、或其他適合的材料。進一步的實施例中，下導電導孔106係透過雙重鑲嵌製程或單重鑲嵌製程形成。在進一步的實施例中，在形成下導電導孔106之前，於基板102上方形成第一ILD層104。在一些實施例中，可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適合的沉積或生長製程沉積第一ILD層104。在一些實施例中，下導電導孔106可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。
另外，如第4圖的剖面圖400所示，於第一ILD層104上方沉積導電層402。於導電層402上方沉積下硬遮罩層404。另外，於下硬遮罩層404上方沉積上硬遮罩層406。另外，於上硬遮罩層406上方形成光阻遮罩408。在進一步的實施例中，可例如，分別透過PVD、CVD、旋塗或其他適合的沉積或生長製程來沉積導電層402、下硬遮罩層404、及/或光阻遮罩408。在一些實施例中，導電層402可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、其他導電材料或前述的任意組合。在進一步的實施例中，下硬遮罩層404可，例如，為或包括鈦、氮化鈦、氧化鈦、氧化鋁、其他材料或前述的任意組合。在又一實施例中，上硬遮罩層406可，例如，為或包括二氧化矽、矽、氮化矽、氮化碳矽、氮氧化矽、其他材料或前述的任意組合。
如第5圖的剖面圖500所示，根據光阻遮罩(第4圖的408)在導電層(第4圖的402)、下硬遮罩層404、以及上硬遮罩層406上執行圖案化製程，藉以形成複數個導電線路112。在一些實施例中，圖案化製程包含執行乾蝕刻製程、離子束蝕刻(IBE)製程、反應離子蝕刻(RIE)製程、濕蝕刻製程、其他適合的蝕刻製程或前述的任意組合。圖案化製程包含將導電層(第4圖的402)、下硬遮罩層404、以及上硬遮罩層406暴露至一或多個蝕刻劑。在進一步的實施例中，該一或多個蝕刻劑可，例如，為或包括氧(例如，O2 )、氯(例如，Cl2 )、氟(例如，F2 )、甲醇(例如，CH3 OH)、氬、氦、其他適合的蝕刻劑或前述的任意組合。在又一實施例中，在執行圖案化製程之後，執行移除製程以移除光阻遮罩(第4圖的408)。在一些實施例中，可透過單重鑲嵌製程、雙重鑲嵌製程、或其他適合的形成製程形成導電線路112。
在一些實施例中，如第4-5圖中所示及/或所述地形成複數個導電線路112可避免在複數個導電線路內及/或周圍形成空隙及/或開口的問題。舉例而言，若透過沉積導電層(第4圖的402)於設置於介電質結構內的導電部件開口內來形成導電線路112，則可能出現空隙及/或開口於導電線路112內及/或導電線路112周圍。此可能是因為沉積工具的限制，減縮導電線路112的尺寸會加劇這種情況。因此，如第4-5圖中所示及/或所述地形成複數個導電線路112增加了積體晶片的可靠性以及耐用性。
如第6圖的剖面圖600所示，於第一ILD層104、複數個導電線路112以及上硬遮罩層406上方形成側壁間隔物結構110。在一些實施例中，透過CVD、ALD或其他適合的沉積或生長製程來沉積側壁間隔物結構110。在一些實施例中，側壁間隔物結構110可，例如，為或包括氮化矽、碳化矽、氮氧化矽、氧化鋁(例如，Al2 O3 )、其他介電質材料或前述的任意組合。形成側壁間隔物結構110使得其沿著第一ILD層104的頂表面以及沿著各導電線路112的相對側壁連續地延伸。在又一實施例中，側壁間隔物結構110以及下硬遮罩層404可包括相同的材料(例如，氧化鋁(例如，Al2 O3 ))。
在一些實施例中，形成具有厚度t1的側壁間隔物結構110，厚度t1可，例如在約2至25 奈米(nm)、2至12 nm、12至25 nm等的範圍內。將理解的是，厚度t1的其他值也在本揭露的範疇內。進一步的實施例中，若厚度t1相對較大(例如，大於約25 nm)，則可能會增加導電線路112周圍的介電質材料的有效介電常數，從而增加相鄰的導電線路112之間的電容。此可能降低積體晶片的性能。在又一實施例中，若厚度t1相對較小(例如，小於約2 nm)，則側壁間隔物結構110可能在後續的製程步驟中被過度蝕刻，從而導致對相鄰介電質結構的損壞。此可能會降低導電線路112周圍的介電質結構及/或層的整體性能(例如，分層、時間相關介電質崩潰(TDDB)等)。
如第7圖的剖面圖700所示，於側壁間隔物結構110上方形成第二ILD層108。形成第二ILD層108使得其側向地隔開於相鄰的導電線路112之間。在一些實施例中，第二ILD層108可，例如，為或包括二氧化矽(例如，SiO2 )、低k介電質材料、超低k介電質材料、其他介電質材料、或前述的任意組合。在進一步的實施例中，以使其包括複數個空氣隙109且具有孔隙率的方法形成第二ILD層108。配置空氣隙109以降低第二ILD層108的有效介電常數，使得在一些實施例中，第二ILD層108的有效介電常數係在約2至3或其他適合值的範圍內。透過降低相鄰的導電線路112之間的介電常數，降低相鄰的導電線路112之間的電容，藉以增進複數個導電線路112以及下導電導孔106的性能。在又一實施例中，第二ILD層108的孔隙率可，例如，為或在約0.1%至40%或其他適合值的範圍內。
在一些實施例中，空氣隙109可透過選擇適合的形成製程而引入第二ILD層108中。用以形成具有空氣隙109的第二ILD層108的適合的製程可為非共形沉積製程，像是，例如電漿增強化學氣相沉積(PECVD)。非共形沉積製程在像是相鄰的導電線路112之間的凹槽區域生成空氣隙109。例示性非共形沉積製程製程為PECVD，然而，可接受其他沉積或生長製程。在一些實施例中，透過形成具有在約0.1%至40%的範圍內的孔隙率的第二ILD層108，第二ILD層108的有效介電常數可在約2至3的範圍內。
如第8圖的剖面圖800所示，執行平坦化製程(例如，化學機械研磨(CMP)製程)至第7圖的結構。在一些實施例中，執行平坦化製程直到到達下硬遮罩層404的上表面。因此，平坦化製程可移除部分的第二ILD層108、部分的側壁間隔物結構110、及/或可移除上硬遮罩層(第7圖的406)。
如第9圖的剖面圖900所示，在第8圖的結構上執行圖案化製程。在一些實施例中，配置圖案化製程以移除下硬遮罩層(第8圖的404)並暴露複數個導電線路112的頂表面。在一些實施例中，圖案化製程包含執行乾蝕刻製程、濕蝕刻製程、其他適合的移除製程或前述的任意組合。在又一實施例中，於圖案化製程期間，下硬遮罩層(第8圖的404)的蝕刻比側壁間隔物結構110及/或第二ILD層108的蝕刻更快。在進一步的實施例中，圖案化製程可移除部分的側壁間隔物結構110，使得側壁間隔物結構110的頂表面被設置於第二ILD層108的頂表面(未顯示)之下。
如第10圖的剖面圖1000所示，於第二ILD層108、側壁間隔物結構110、以及導電線路112之上沉積蝕刻停止層114。在一些實施例中，透過例如CVD、PVD、ALD或其他適合的沉積或生長製程來沉積蝕刻停止層114。在進一步的實施例中，蝕刻停止層114可，例如，為或包括碳化矽、氮氧化矽、碳氧化矽、其他介電質材料或前述的任意組合。在又一實施例中，蝕刻停止層114包括與側壁間隔物結構110不同的材料。
如第11圖的剖面圖1100所示，於蝕刻停止層114上方沉積第三ILD層118。在一些實施例中，可透過例如CVD、PVD、ALD或其他適合的沉積或生長製程來沉積第三ILD層118。
如第12圖的剖面圖1200所示，於第三ILD層118上方形成遮蔽層1202。在一些實施例中，形成遮蔽層1202使其包括定義在複數個導電線路112上方的複數個開口1204的複數個側壁。在又一實施例中，在遮蔽層1202的形成期間不會發生導電線路112與遮蔽層1202之間的覆蓋錯位。因此，各開口1204直接位於相應的導電線路112上。在進一步的實施例中，遮蔽層1202可，例如，為或包括硬遮罩層、光阻層、其他遮罩層或前述的任意組合。
如第13圖的剖面圖1300所示，根據遮蔽層1202在第三ILD層118上執行第一蝕刻製程，藉以形成在第三ILD層118內的複數個開口1302。在一些實施例中，第一蝕刻製程可過度蝕刻至蝕刻停止層114。第一蝕刻製程可，例如，包含執行乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程或前述的任意組合。第一蝕刻製程可包含將第三ILD層118暴露至一或多個蝕刻劑。該一或多個蝕刻劑可，例如，為或包括氯(例如，Cl2 )、四氟化碳(例如，CF4 )、氟(例如，F2 )、氬、氦、氫、其他適合的蝕刻劑或前述的任意組合。在進一步的實施例中，因為在遮蔽層1202與導電線路112之間不發生覆蓋錯位，各開口1302直接位於相應的導電線路112上，且側向地間隔於側壁間隔物結構110的相對側壁之間。
如第14圖的剖面圖1400所示，在蝕刻停止層114上執行第二蝕刻製程，藉以擴大開口1302並暴露上導電線路112的頂表面。第二蝕刻製程可，例如，包含執行乾蝕刻製程、RIE製程、濕蝕刻製程、其他適合的蝕刻製程或前述的任意組合。第二蝕刻製程可包含將蝕刻停止層114暴露於一或多個蝕刻劑。該一或多個蝕刻劑可，例如，為或包括四氟化碳(例如，CF4 )、伸甲基(例如，CH2 )、六氟環丁烯(例如，C4 F6 )、氟(例如，F2 )、氯(例如，Cl2 )、氫氧化鉀(KOH)、四甲基氫氧化銨(TMAH)、其他適合的蝕刻劑或前述的任意組合。在又一實施例中，執行移除製程以移除遮罩層(第13圖的1202)。
如第15圖的剖面圖1500所示，於第三ILD層118上方沉積導電結構1502，藉以填充開口(第14圖的1302)。可例如透過CVD、PVD、化學鍍、電鍍、濺射或其他適合的沉積或生長製程來沉積導電結構1502。在一些實施例中，導電結構1502可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。
如第16圖的剖面圖1600所示，執行平坦化製程(例如，CMP製程)至導電結構(第15圖的1502)，藉以形成複數個上導電導孔116。在一些實施例中，因為導電線路112與遮蔽層(第13圖的1202)之間不發生覆蓋錯位(參見第12圖)，各上導電導孔116側向地間隔於側壁間隔物結構110的相對側壁之間，使得上導電導孔116與側壁間隔物結構110側向偏移一或多個不為零的距離。
第17、18、19、20以及21圖繪示形成根據本揭露之具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的第二方法的一些實施例的剖面圖1700-2100。雖然第17、18、19、20以及21圖中所示的剖面圖1700-2100參考第二方法進行描述，將理解的是，第17-21圖中所示的結構不受第二方法限制而是可獨立於第二方法單獨存在。進一步地，雖然第17-21圖作為一系列的動作描述，將理解的是，此些動作不受限制，此些動作的順序在其他實施例中可被替換，且所揭露的方法亦適用於其他結構。在其他實施例中，所示的一些動作及/或描述可整個或部分省去。
第17-21圖的第二方法可繪示第4-16圖的第一方法的一些替代實施例。舉例而言，第17-21圖繪示動作的一些實施例的剖面圖1700-2100，該些動作可被執行以用來替代在第12-16圖的動作，使得第4-16圖的第一方法可替代的從第4-11圖行進至第17-21圖(跳過第12-16圖)。
如第17圖的剖面圖1700所示，於第三ILD層118上方形成遮蔽層1702。在一些實施例中，用以形成遮蔽層1702的製程包含沉積遮蔽層材料於第三ILD層118上方且隨後根據光罩(未顯示)圖案化該遮蔽層材料以形成複數個相對側壁1703os1、1703os2。複數個相對側壁1703os1、1703os2定義遮蔽層1702內的複數個開口1703。在進一步的實施例中，遮蔽層1702可，例如，為或包括硬遮罩層、光阻層、其他遮罩層或前述的任意組合。
在一些實施例中，各開口1703的中心與第一實質上直線1704對齊，且各導電線路112的中心與第二實質上直線1706對齊。因為導電線路112與用以形成遮蔽層1702之光罩(未顯示)之間的覆蓋錯位，各開口1703的中心與各相應的導電線路112的中心側向偏移一側向距離d。在一些實施例中，如第17圖所示，側向距離d不為零。此覆蓋錯位可能是因為用以形成遮蔽層1702的光學微影的光繞射的限制、遮罩對準的限制、光學微影工具的限制等。另外，此覆蓋錯位的發生可能隨著導電線路112的尺寸減縮(即隨著積體晶片的縮小)而增加。在進一步的實施例中，第三ILD層118以及第三ILD層118下面的層及/或結構可如第4-11圖中所示及/或所述地形成。
如第18圖的剖面圖1800所示，根據遮蔽層1702在第三ILD層118上執行第一蝕刻製程，藉以形成複數個開口1802於第三ILD層118內。在一些實施例中，第一蝕刻製程可過度蝕刻至蝕刻停止層114(未顯示)。第一蝕刻製程可，例如，包含執行乾蝕刻製程、RIE製程、其他適合的蝕刻劑或前述的任意組合。第一蝕刻製程可包含將第三ILD層118暴露至一或多個蝕刻劑。該一或多個蝕刻劑可，例如，為或包括氯(例如，Cl2 )、四氟化碳(例如，CF4 )、氟(例如，F2 )、氬、氦、氫、其他適合的蝕刻劑或前述的任意組合。在進一步的實施例中，因為第17圖中所示及/或所述的覆蓋錯位，開口1802直接位於至少部分的側壁間隔物結構110上。在又一實施例中，於第一蝕刻製程期間，第三ILD層118的蝕刻比蝕刻停止層114的蝕刻更快。
如第19圖的剖面圖1900所示，在蝕刻停止層114上執行第二蝕刻製程，藉以擴大開口1802並暴露上導電線路112的頂表面。在一些實施例中，第二蝕刻製程可，例如，包含執行乾蝕刻製程、RIE製程、濕蝕刻製程、其他適合的蝕刻製程或前述的任意組合。第二蝕刻製程可包含將蝕刻停止層114及/或側壁間隔物結構110暴露於一或多個蝕刻劑。該一或多個蝕刻劑可，例如，為或包括四氟化碳(例如，CF4 )、伸甲基(例如，CH2 )、六氟環丁烯(例如，C4 F6 )、氟(例如，F2 )、氯(例如，Cl2 )、氫氧化鉀(KOH)、四甲基氫氧化銨(TMAH)、其他適合的蝕刻劑或前述的任意組合。
根據遮蔽層1702執行第二蝕刻製程，且因為第17圖中所示及/或所述的覆蓋錯位，開口1802暴露側壁間隔物結構110的上表面110us。在第二蝕刻製程期間，側壁間隔物結構110係以第一蝕刻率蝕刻，而蝕刻停止層114係以第二蝕刻率蝕刻。在一些實施例中，因為側壁間隔物結構110的材料、形狀及/或厚度，第一蝕刻率小於第二蝕刻率，使得蝕刻停止層114可比側壁間隔物結構110蝕刻得更快。此部分地確保了第二蝕刻製程不會過度蝕刻至第二ILD層108，藉以減輕與覆蓋錯位相關的問題。因此，可減輕第二蝕刻製程期間對第二ILD層108的損壞，藉以減輕相鄰於導電線路112的介電質層及/或結構的時間相關介電質崩潰(TDDB)並減輕相鄰的導電線路112之間的電流洩漏路徑。在又一實施例中，在執行第二蝕刻製程之後，執行移除製程以移除遮蔽層1702(未顯示)。在進一步的實施例中，藉由足夠厚的側壁間隔物結構110的厚度t1(例如，大於約2nm)，第二蝕刻製程可不過度蝕刻穿過側壁間隔物結構110的厚度t1並且不會損壞第二ILD層108。
如第20圖的剖面圖2000所示，於第三ILD層118上方沉積導電結構2002，藉以填充開口(第9圖的1802)。在一些實施例中，導電結構2002填充開口(第9圖的1802)使得導電結構2002從側壁間隔物結構110連續地延伸至導電線路112的頂表面。在又一實施例中，將側壁間隔物結構110設置於導電結構2002以及第二ILD層108之間，使得導電結構2002不與第二ILD層108接觸。可例如透過CVD、PVD、化學鍍、電鍍、濺射或其他適合的沉積或生長製程來沉積導電結構2002。在一些實施例中，導電結構2002可，例如，為或包括銅、鋁、鈷、釕、鉬、銥、鉻、鎢、鎳、其他導電材料或前述的任意組合。
如第21圖的剖面圖2100所示，執行平坦化製程(例如，CMP製程)至導電結構(第20圖的2002)，藉以形成複數個上導電導孔116。在一些實施例中，因為導電線路與遮蔽層(第17圖的1702)之間的覆蓋錯位(參見第17圖)，上導電導孔116從側壁間隔物結構110連續地延伸至導電線路112。
第22圖繪示形成根據本揭露之具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的方法2200。雖然方法2200作為一系列的動作或活動描述，將理解的是，方法2200不受所述的順序或動作限制。因此，在一些實施例中，此些動作的順序可以與所繪的不同順序地實施及/或可同時實施。另外，在一些實施例中，所述的動作或活動可被拆分成與其他動作或子動作在不同的時點實施或同時實施的多個動作或活動。在一些實施例中，可省去所示的一些動作或活動，且可包含其他未示的動作或活動。
在動作2202，形成下導電導孔於第一層間介電質(ILD)層內。第4圖繪示對應於動作2202的一些實施例的剖面圖400。
在動作2204，形成導電層於第一ILD層上方並形成硬遮罩層於該導電層上方。第4圖繪示對應於動作2204的一些實施例的剖面圖400。
在動作2206，圖案化導電層以及硬遮罩層，藉以定義複數個導電線路，其中硬遮罩層位於各導電線路上。第5圖繪示對應於動作2206的一些實施例的剖面圖500。
在動作2208，形成側壁間隔物結構於硬遮罩層以及第一ILD層上方，使得側壁間隔物結構沿著各導電線路的相對側壁延伸。第6圖繪示對應於動作2208的一些實施例的剖面圖600。
在動作2210，形成第二ILD層於側壁間隔物結構上方。第7圖繪示對應於動作2210的一些實施例的剖面圖700。
在動作2212，執行平坦化製程至第二ILD層以及側壁間隔物結構，使硬遮罩層的頂表面暴露。第8圖繪示對應於動作2212的一些實施例的剖面圖800。
在動作2214，執行圖案化製程於硬遮罩層上以暴露導電線路的頂表面。第9圖繪示對應於動作2214的一些實施例的剖面圖900。
在動作2216，形成蝕刻停止層於第二ILD層、側壁間隔物結構以及複數個導電線路上方。第10圖繪示對應於動作2216的一些實施例的剖面圖1000。
在動作2218，形成第三ILD層於蝕刻停止層上方。第11圖繪示對應於動作2218的一些實施例的剖面圖1100。
在動作2220，執行蝕刻製程至第三ILD層以及蝕刻停止層以形成複數個開口於導電線路上方。在一些實施例中，蝕刻製程暴露側壁間隔物結構的上表面。第12-14圖繪示對應於動作2220的一些實施例的剖面圖1200-1400。第17-19圖繪示對應於動作2220的一些實施例的剖面圖1700-1900。
在動作2222，形成複數個上導電導孔於複數個開口內。在一些實施例中，上導電導孔從側壁間隔物結構的上表面延伸至相應的導電線路的頂表面。第15-16圖繪示對應於動作2222的一些實施例的剖面圖1500-1600。第20-21圖繪示對應於動作2222的一些實施例的剖面圖2000-2100。
據此，在一些實施例中，本公開係關於位於基板上之複數個導電線路。介電質側壁間隔物結構沿著各導電線路的相對側壁設置。複數個上導電導孔設置於複數個導電線路上方。在一些實施例中，上導電導孔從介電質側壁間隔物結構的上表面延伸至相應的導電線路的頂表面。
在各種實施例中，本公開提供一種半導體結構，其包含：位於基板上的第一層間介電質(ILD)層；設置於第一ILD層內的下導電導孔；位於第一ILD層上的複數個導電線路；側向設置於導電線路之間的第二ILD層，其中第二ILD層包括第一材料；以及設置於第二ILD層以及複數個導電線路之間的側壁間隔物結構，其中側壁間隔物結構沿著各導電線路的相對側壁連續地延伸，其中側壁間隔物結構的頂表面在複數個導電線路的頂表面的垂直上方，且其中該側壁間隔物結構包括不同於第一材料的第二材料。
在一實施例中，側壁間隔物結構的底表面與複數個導電線路的底表面對齊，且其中側壁間隔物結構的第一高度高於複數個導電線路的第二高度。
在一實施例中，各導電線路的寬度自複數個導電線路的頂表面沿朝向基板的第一方向連續地增大，且其中下導電導孔的寬度自下導電導孔的頂表面沿第一方向連續地減縮。
在一實施例中，半導體結構，進一步包括：位於複數個導電線路以及側壁間隔物結構上的蝕刻停止層以及延伸穿過蝕刻停止層以接觸相應的導電線路的上導電導孔，其中該蝕刻停止層從側壁間隔物結構的頂表面連續地延伸至複數個導電線路的頂表面。
在一實施例中，上導電導孔側向設置於側壁間隔物結構的相對側壁之間，使上導電導孔與側壁間隔物結構側向偏移一不為零的距離。
在一實施例中，上導電導孔直接接觸側壁間隔物結構，且其中上導電導孔從側壁間隔物結構的上表面，沿著側壁間隔物結構的側壁延伸至相應的導電線路的頂表面。
在一實施例中，上導電導孔包括下表面，該下表面在上導電導孔的底表面的垂直上方，其中該下表面直接接觸側壁間隔物結構且直接位於相應的導電線路的側壁上。
在一實施例中，蝕刻停止層的厚度小於側壁間隔物結構的厚度。
在一實施例中，第二材料的介電常數至少兩倍大於第一材料的介電常數。
在各種實施例中，本公開提供一種積體晶片，其包括：位於基板上的第一層間介電質(ILD)層；直接位於基板上，且設置於第一ILD層內的半導體裝置；位於半導體裝置上，且設置於第一ILD層內的下導電導孔；位於第一ILD層上的複數個導電線路；位於第一ILD層上，且側向地包圍複數個導電線路的第二ILD層，其中第二ILD層的頂表面在複數個導電線路上方；位於第二ILD層上的第三ILD層，其中第三ILD層的底表面設置於第二ILD層的頂表面下；設置於第二ILD層以及第三ILD層之間的蝕刻停止層；以及位於第一ILD層上的側壁間隔物結構，其中側壁間隔物結構側向地包圍複數個導電線路，其中側壁間隔物結構設置於第一ILD層以及第二ILD層之間，且其中側壁間隔物結構的頂表面與第二ILD層的頂表面對齊。
在一實施例中，下導電導孔的底表面設置於半導體裝置的頂表面下，且其中下導電導孔直接接觸複數個導電線路中的第一導電線路。
在一實施例中，複數個導電線路包括第一導電線路以及第二導電線路，其中側壁間隔物結構自第一導電線路的側壁，沿著第一ILD層的頂表面延伸至第二導電線路的側壁。
在一實施例中，側壁間隔物結構包括第一材料，第二ILD層包括第二材料，且蝕刻停止層包括第三材料，其中第一材料不同於第二材料以及第三材料。
在一實施例中，第二ILD層包括側向地隔開於側壁間隔物結構的相對側壁之間的複數個空氣隙。
在一實施例中，積體晶片進一步包括：延伸穿過第三ILD層以及蝕刻停止層以接觸複數個導電線路內的第一導電線路的上導電導孔，其中上導電導孔直接接觸側壁間隔物結構且直接接觸第一導電線路。
在一實施例中，上導電導孔直接位於第一導電線路的側壁上，且其中上導電導孔透過側壁間隔物結構與第二ILD層相隔。
在各種實施例中，本公開提供一種半導體裝置的形成方法，包括：形成第一層間介電質(ILD)層於基板上方；形成下導電導孔於第一ILD層內；沉積導電層於第一ILD層上方；沉積硬遮罩層於導電層上方；圖案化導電層以及硬遮罩層，藉以形成複數個導電線路；形成於硬遮罩層上方，且沿著導電線路的相對側壁的側壁間隔物結構；沉積第二ILD層於側壁間隔物結構上方；執行平坦化製程至第二ILD層以及側壁間隔物結構直到暴露硬遮罩層的上表面；執行移除製程以移除硬遮罩層，藉以暴露複數個導電線路的頂表面；沉積蝕刻停止層於側壁間隔物結構以及複數個導電線路上方；且形成複數個上導電導孔於複數個導電線路上方。
在一實施例中，形成複數個上導電導孔包含：沉積第三ILD層於複數個導電線路上方；執行第一蝕刻製程於第三ILD層上，藉以形成複數個開口於第三ILD層中並暴露蝕刻停止層的上表面；執行第二蝕刻製程於蝕刻停止層上，藉以擴大開口並暴露複數個導電線路的頂表面；形成導電結構於第三ILD層上方且於開口內；以及執行平坦化製程至導電結構，藉以形成複數個上導電導孔。
在一實施例中，第二蝕刻製程暴露側壁間隔物結構的上表面，使導電線路自側壁間隔物結構的上表面，沿著側壁間隔物結構的側壁延伸至複數個導電線路的頂表面。
在一實施例中，複數個上導電導孔分別直接位於相應的導電線路的側壁上。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100,200,300a,300b,300c:積體晶片 102:基板 103:互連結構 104:第一層間介電質(ILD)層 104ts,112ts,110ts:頂表面 106:下導電導孔 108:第二ILD層 109:空氣隙 110:側壁間隔物結構 110us:上表面 112:導電線路 114:蝕刻停止層 116:上導電導孔 118:第三ILD層 302:半導體裝置 304:源極/汲極區域 306:閘極介電質層 308:閘極電極 310:側壁間隔物層 312:上導電線路 400,500,600,700,800,900,1000,1100,1200,1300,1400,1500,1600,1700,1800,1900,2000,2100:剖面圖 402:導電層 404:下硬遮罩層 406:上硬遮罩層 408:光阻遮罩 1202,1702:遮蔽層 1204,1302,1703,1802:開口 1502,2002:導電結構 1703os1,1703os2:相對側壁 1704:第一實質上直線 1706:第二實質上直線 2200:方法 2202-2222:動作 t1:厚度 h1,h2,h3:高度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖繪示具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的一些實施例的剖面圖。 第2圖繪示第1圖的積體晶片的一些替代實施例的剖面圖。 第3A、3B以及3C圖繪示具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的一些實施例的剖面圖。 第4、5、6、7、8、9、10、11、12、13、14、15以及16圖繪示形成具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的第一方法的一些實施例的剖面圖。 第17、18、19、20以及21圖繪示形成具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的第二方法的一些實施例的剖面圖。 第22圖以流程圖繪示一種方法論，其繪示了形成具有複數個導電線路以及沿著該複數個導電線路的側壁設置的側壁間隔物結構的積體晶片的一種方法的一些實施例。
100:積體晶片
102:基板
103:互連結構
104:第一層間介電質(ILD)層
104ts:頂表面
106:下導電導孔
108:第二ILD層
109:空氣隙
110:側壁間隔物結構
112:導電線路
114:蝕刻停止層
116:上導電導孔
118:第三ILD層
t1:厚度

Claims (1)

  1. 一種半導體結構，包括： 一第一層間介電質(ILD)層，位於一基板上； 一下導電導孔，設置於該第一ILD層內； 複數個導電線路，位於該第一ILD層上； 一第二ILD層，側向設置於該複數個導電線路之間，其中該第二ILD層包括一第一材料；以及 一側壁間隔物結構，設置於該第二ILD層以及該複數個導電線路之間，其中該側壁間隔物結構沿著各該導電線路的相對側壁連續地延伸，其中該側壁間隔物結構的一頂表面在該複數個導電線路的頂表面的垂直上方，且其中該側壁間隔物結構包括不同於該第一材料的一第二材料。
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