TW202244995A - 製造半導體元件之方法 - Google Patents

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Abstract

一種用於製造半導體元件之方法，包括在基材上方沉積第一硬遮罩層和第一介電層，在第一介電層上方形成圖案化層，在圖案化層上方形成第二硬遮罩層，圖案化第二硬遮罩層以去除第二硬遮罩層的第一水平部位且沿圖案化層的側壁留下第二硬遮罩層的第二部位，使用第二硬遮罩層的第二部位和圖案化層作為蝕刻遮罩在第一介電層中蝕刻溝槽，在溝槽中沉積第一間隙填充材料，並使用第一間隙填充材料、圖案化層以及第二硬遮罩層的第二部位作為遮罩圖案化第一硬遮罩層。

Description

半導體元件及方法
無
由於各種電子部件(例如電晶體、二極體、電阻器、電容器等)的積體密度不斷改善，半導體產業經歷了快速增長。就絕大部分而言，這種積體密度的改善源自於最小特徵尺寸的反覆減少，允許更多部件可以整合至給定區域中。
多重圖案化是一種在光刻製程中使用的技術，其在先進製程節點定義積體電路的特徵。它使設計者能夠使用當前的光刻系統開發積體電路。在多重圖案化中，單次光刻暴露可能不足以提供充分的解析度。因此需要額外的暴露。
無
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。此外，本揭露可以在各個實施方式中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所敘述的各種實施方式和/或配置之間的關係。
此外，為了便於描述，可在本文中使用像是「在……下面(beneath)」、「在……下方(below)」、「下部(lower)」、「在……之上(above)」、「上部(upper)」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另一些)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方向(旋轉90度或以其他方向)且可同樣相應地解釋本文中所使用之空間相對描述詞。
各種實施方式或實施例提供了應用於但不限於形成半導體元件的方法，包括在介電層上方沉積圖案化層，然後在圖案化層上方沉積遮罩層以形成硬遮罩的一部位。接著使用蝕刻製程以圖案化遮罩層以沿著圖案化層的側壁在第一(x軸)方向上形成第一特徵(例如間隔件)，並藉由利用第一特徵和圖案化層作為蝕刻遮罩，在介電層中形成溝槽。接著用薄膜材料填充溝槽的部位，該薄膜材料也作為硬遮罩的另一個部位用於隨後的蝕刻操作。本文揭露的一或多個實施方式或實施例的有利特徵可以包括允許薄膜材料具有更均勻的形貌和可控的高度，以及由於更少的蝕刻暴露而使得對遮罩層的第一特徵的損壞減少。此外，本文揭露的一或多個實施方式可以使得對圖案化層的損壞減少，從而允許在隨後的蝕刻製程期間具有可以更好地圖案化下層的硬遮罩。此外，實施方式的化學性質與其他半導體製程完全兼容，並且可以以相對低的成本製造各種實施方式。
第1圖至第14C圖繪示根據一個實施方式的在製造的各種初始階段之半導體結構100，相對於第一(x軸)方向、第二(y軸)方向和第三(z軸)方向定位。
第1圖至第4圖繪示朝向第一(x軸)方向的溝槽115的形成。在各種實施方式中，間隔件113的側壁之間的溝槽115的區域界定朝向第一(x軸)方向的線形圖案。舉例來說，線形圖案可能沿著第一方向延伸且具有沿著第一方向的縱軸。線形圖案可能對應於隨後在目標層(參見第14A圖至第14C圖之第一介電層102為例)中形成的圖案化特徵(例如導電材料130)的所需位置。第1圖繪示半導體結構100的實施例，該半導體結構100包括設置在基材60上方的介電質、遮罩和下文描述的其他層。第1圖還包括將要被圖案化的第一介電層102。基材60可能未在隨後的每個圖式中示出。在一些實施方式中，半導體結構100作為較大晶圓的一部分進行處理。在這樣的實施方式中，在形成半導體結構100的各種特徵(例如主動元件、互連結構等)之後，可能對晶圓的切割線區域應用封裝切割製程(singulation process)，以將單獨的半導體晶粒從晶圓分離(也稱為切割)。
基材60可能為半導體基材，例如主體半導體、絕緣層上半導體(semiconductor-on-insulator, SOI)基材等，可能為摻雜(例如用p型或n型摻雜物)或未摻雜。基材60可能為晶圓(例如矽晶圓)。通常，SOI基材包括在絕緣層上形成的一層半導體材料。舉例來說，絕緣層可能為埋藏氧化物(buried oxide, BOX)層、氧化矽(silicon oxide)層等。絕緣層提供於基材上，通常是矽基材或玻璃基材。也可以使用其他基材，例如多層基材或梯度基材。在一些實施方式中，基材60的半導體材料可能包括矽；鍺;化合物半導體包括碳化矽(silicon carbide, SiC)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)和/或銻化銦(indium antimonide)；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。
半導體基材可能進一步包括主動層(或元件區域)，可能包括附加的半導體、金屬和絕緣或介電層，以形成諸如鰭式場效應電晶體(Fin Field-Effect Transistor, FinFET)、奈米結構場效應電晶體(Nanostructure Field-Effect Transistor, NSFET)等電晶體為例的主動元件，以及諸如電阻器和電容器的被動元件。在一些實施方式中，可能形成接點(也稱為接觸插塞)，例如閘極接點和源極/汲極接點，以電連接至主動層的主動元件。接點可能在層間介電質(interlayer dielectric, ILD)內形成，該層間介電質由合適的介電材料形成，例如磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass, USG)等。
如第1圖所繪示，半導體結構100還可能包括多個蝕刻停止層、介電層以及硬遮罩層，包括蝕刻停止層85、第一介電層102、第二介電層104、第一硬遮罩層106以及第三介電層108。
蝕刻停止層85可能形成在基材60上方，並且可能包括通過化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)等形成的介電材料，例如氮氧化矽(silicon oxynitride, SiON)、碳氮氧化矽(SiCON)、SiC、碳氧化矽(SiOC)或其組合等。在一些實施方式中，蝕刻停止層85可能包括使用諸如CVD、PVD、原子層沉積(atomic layer deposition, ALD)的沉積製程或其組合等形成之金屬碳化物如二碳化鎢(tungsten dicarbide, WC 2)、金屬氮化物如氮化鈦(titanium nitride, TiN)等。
在形成蝕刻停止層85之後，可能在蝕刻停止層85上方形成第一介電層102。根據本揭露的一些實施方式，第一介電層102(也可能隨後稱為目標層102)是將在其中形成多個圖案的層。在一些實施方式中，第一介電層102是金屬間介電質(inter-metal dielectric, IMD)層。在這樣的實施方式中，第一介電層102包括低k介電材料，例如具有低於3.8、低於3.0或低於2.5的介電常數(k值)的材料。在一些實施方式中，第一介電層102可能由一或多種合適的介電材料製成，舉例來說，SiOCH、其他碳摻雜氧化物(carbon doped oxide)、諸如多孔碳摻雜二氧化矽(porous carbon doped silicon dioxide)、氧化矽(SiO 2)、氮化矽(silicon nitride, SiN)之極低k介電質、諸如聚醯亞胺(polyimide)之聚合物、或其組合等。可能通過諸如旋塗製程或CVD製程之製程形成第一介電層102，儘管可以使用任何合適的製程。可以利用實施方式之製程在第一介電層102中圖案化開口，並且可以在開口中形成導線和/或通孔以形成可以用於連接在前段製程(front-end-of-line, FEOL)處理期間已經在基材60上製造之元件結構的後段製程(back-end-of-line, BEOL)互連結構。
在一些實施方式中，接著在第一介電層102上方形成第二介電層104。第二介電層104可能是例如由四乙基正矽酸鹽(tetraethylorthosilicate, TEOS)形成的氧化物、SiN、SiON、另一種無氮抗反射材料或其組合等，儘管可以使用任何合適的介電材料。第二介電層104可能使用電漿增強化學氣相沉積(plasma enhanced CVD, PECVD)製程形成，儘管可以使用其他合適的製程，例如PVD或熱處理。在一些實施方式中，第二介電層104可能是形成在第一介電層102上方的抗反射塗層(anti-reflective coating, ARC)。在一些實施方式中，第二介電層104可能是諸如SiO x或SiO xC y之無氮抗反射塗層、基於聚合物的介電質或其組合等，其可能使用CVD、PVD、ALD、旋塗、浸塗(dip coating)等形成。
一旦第二介電層104已經形成，就可以在第二介電層104上方形成第一硬遮罩層106以用作硬遮罩。在一些實施方式中，第一硬遮罩層106可能由包括金屬(如氮化鈦、鈦、氮化鉭(tantalum nitride, TaN)、氧化鈦(titanium oxide, TiO)、鉭(tantalum))、金屬摻雜碳化物(如二碳化鎢(WC 2)等)和/或類金屬(如氮化矽、氮化硼(boron nitride)、碳化矽等)的材料形成，並且可能藉由ALD、PVD、射頻物理氣相沉積(Radio Frequency PVD, RFPVD)、CVD等形成。在一個實施方式中，第一硬遮罩層106形成至厚度T1，在從80埃到300埃的範圍之內。然而，可以使用任何合適的厚度。在一個實施方式中，第一硬遮罩層106可能具有在從40％至60％的範圍內之百分比碳含量。在隨後的處理步驟中，使用實施方式之圖案化製程在第一硬遮罩層106上形成圖案。接著使用第一硬遮罩層106作為蝕刻遮罩，用於蝕刻第一介電層102，其中第一硬遮罩層106的圖案被轉移到第一介電層102。隨後可以用導電材料接著填充第一介電層102中的圖案以形成導電通孔和導線。
可以在第一硬遮罩層106上方形成第三介電層108作為另一個硬遮罩。在一些實施方式中，第三介電層108可能為例如四乙基正矽酸鹽(TEOS)形成的氧化物、SiN、SiON、另一種無氮抗反射材料或其組合等，儘管可以使用任何合適的介電材料。第三介電層108可能使用電漿增強化學氣相沉積(PECVD)製程形成，儘管可以使用其他合適的製程，例如物理氣相沉積或熱處理。在一個實施方式中，第三介電層108形成至厚度T2，在從100埃到350埃的範圍之內。
此外，第1圖繪示圖案化層110在第三介電層108上方的形成。在一些實施方式中，圖案化層110可能包括可圖案化材料，例如被沉積並接著被圖案化的非晶矽(amorphous silicon)。在一些實施方式中，圖案化層110可能包括SiN、SiO 2等。在一個實施方式中，圖案化層110形成至厚度T3，在從150埃至500埃的範圍之內。在使用矽的一個實施方式中，圖案化層110可能被沉積並接著使用光刻遮罩和蝕刻製程被圖案化，光阻(單獨或作為三層光阻的一部分)從而被沉積、暴露和顯影，並接著在包括氯氣(Cl 2)、溴化氫(HBr)、四氟化碳(CF 4)等作為蝕刻氣體的非等向性蝕刻製程期間將光阻用作遮罩。然而，可以使用任何合適的材料和製造和/或圖案化方法。在一些實施方式中，藉由在圖案化層110的部位之間對圖案化層110進行圖案化，形成沿x方向延伸的溝槽111。
第2圖繪示遮罩層112在圖案化層110上方的沉積，形成硬遮罩特徵的部分，例如用於在第一(x軸)方向上界定特徵的間隔件113(未在第2圖中示出，但在下文參照第3圖示出和描述)。在一些實施方式中，遮罩層112可能由諸如氧化鈦(TiO)、氮化鈦(TiN)、氧化鈦矽(titanium silicon oxide, TiSiO)等的材料，使用諸如CVD、PVD、ALD或其組合等的方法形成。然而，可以使用任何合適的材料和製造方法。在一個實施方式中，遮罩層112形成至厚度T4，在從50埃到150埃的範圍之內。在一些實施方式中，遮罩層112共形地沉積在溝槽111上方，形成在遮罩層112中沿x方向延伸的溝槽114。
第3圖繪示用以去除圖案化層110和第三介電層108上方之遮罩層112的水平部位以形成沿x方向延伸之溝槽115的蝕刻製程。遮罩層112的部位沿圖案化層110的側壁保留以形成間隔件113，而圖案化層110的上表面則被暴露。如果需要，可將圖案化層110的某些部位識別為可去除部位110 1，用於去除，使得可去除部位110 1不可用作隨後蝕刻製程中的遮罩(下文參考第10A圖和第10B圖進一步描述)。此外，圖案化層110的其他部位可被識別為剩餘部位110 2，使得剩餘部位110 2保留且可用作隨後蝕刻製程中的遮罩。
在一些實施方式中，蝕刻製程可能是使用諸如基於C xF y、C xH yF z或C xH yCl z之氣體的蝕刻劑之非等向性蝕刻製程。在一個實施方式中，蝕刻劑可能包括CF 4、三氟甲烷(CHF 3)、二氟甲烷(CH 2F 2)、全氟丁二烯(C 4F 6)等。在一個實施方式中，蝕刻製程可能包括使氮氣(N 2)、氦氣(He)、氬氣(Ar)或其類似氣體之載體氣體流動。然而，可以使用任何合適的蝕刻製程。
第4圖繪示使用間隔件113和圖案化層110作為蝕刻遮罩以去除第三介電層108之部位的蝕刻製程。蝕刻製程使溝槽115延伸通過第三介電層108。在一些實施方式中，蝕刻製程可能是非等向性蝕刻製程，例如乾式蝕刻製程。在一個實施方式中，可以使用任何合適的蝕刻製程，例如濕式蝕刻製程或乾式蝕刻製程。在一個實施方式中，蝕刻製程可能使用包括CF 4、CHF 3、CH 2F 2、C 4F 6等的蝕刻劑。在一個實施方式中，蝕刻製程可能包括使N 2、He、Ar或其類似氣體之載體氣體流動。在一個實施方式中，可能使用連續蝕刻製程來形成溝槽115(如上文第3圖中描述)且進一步延伸溝槽115(如第4圖中描述)，並且連續蝕刻製程可能包括第3圖和第4圖中討論的任何蝕刻劑和載體氣體。使用連續蝕刻製程在第三介電層108中形成間隔件113和溝槽115的一個優點是對間隔件113和圖案化層110的蝕刻暴露(例如如果第三介電層108在後期蝕刻)減少，其減少對間隔件113和圖案化層110的可能損壞且改善圖案化性能。
在第5圖至第9D圖中，被圖案化的犧牲材料(例如第一薄膜材料122)形成在溝槽115的選定部位中。特別是，第一薄膜材料122沉積在線形圖案的選定區域中(間隔件113的側壁之間的區域，如第4圖中所示)。第一薄膜材料122可用於進一步界定在第二(y軸)方向上的所需圖案，用以蝕刻目標層102。舉例來說，可能沉積第一薄膜材料122以界定在目標層102中(例如參見第14A圖至第14C圖)尚未形成(如切割)圖案化特徵(例如導電材料130)的區域。
第5圖繪示第一遮罩層116和第二遮罩層118在間隔件113、圖案化層110上方和溝槽115中的沉積。在一些實施方式中，第一遮罩層116可能是多層光阻的底層，並且可能包括對第二遮罩層118具有蝕刻選擇性的有機或無機材料。因此，第二遮罩層118可以用作遮罩層以圖案化第一遮罩層116。在一個實施方式中，第一遮罩層116的厚度可能在從350埃到大約1500埃的範圍之內。在一個實施方式中，第二遮罩層118的厚度可能在從100埃到400埃的範圍之內。第一遮罩層116和第二遮罩層118的總厚度可能在從350埃到1500埃的範圍之內。
第二遮罩層118本身可能包括光敏材料，或者在另一些實施方式中，第二遮罩層118可能是雙層結構，其中光敏材料位於另一個材料(例如SiN、SiON、SiOC等)的中間層上，以與第一遮罩層116一起形成三層光阻。可以使用任何合適的沉積方法，例如PVD、CVD、旋塗等或其組合來形成第二遮罩層118。
在第6A圖至第6C圖中，開口120(有時稱為切口)在第二遮罩層118中形成。儘管繪示出了一個開口120，但應當理解，可能形成任何數量的開口120。第6B圖示出沿第6A圖中的線6B-6B的半導體結構100的一部位在x-z平面中的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第6B圖之外)。第6C圖示出沿第6A圖中的線6C-6C的半導體結構100的一部位在y-z平面中的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第6C圖之外)。
在一些實施方式中，可能藉由將第二遮罩層118內的光敏材料通過例如光網暴露於被圖案化的能量來源(例如光)來圖案化第二遮罩層118。能量的影響將在受被圖案化的能量來源影響的光敏材料的那些部分中導致化學反應，從而修改光阻的暴露部位的物理性質，使得第二遮罩層118的暴露部位的物理性質不同於第二遮罩層118的未暴露部位的物理性質。接著可能用例如顯影劑對第二遮罩層118進行顯影，以將第二遮罩層118的暴露部位從第二遮罩層118的未暴露部位分離。
下一步，使用例如一或多個非等向性蝕刻製程延伸在第二遮罩層118中的開口120通過第一遮罩層116之底部(或當存在中間層時，通過第一遮罩層116之底部和中間層)。在一些實施方式中，開口120一直延伸通過第一遮罩層116以暴露第一硬遮罩層106。因此，開口120的延伸在第一遮罩層116和第二遮罩層118中形成溝槽。在一個替代的實施方式中，當開口120延伸通過第一遮罩層116時，第一硬遮罩層106的頂部位也可能被部分蝕刻，因而開口120可能部分延伸到第一硬遮罩層106中。在一些實施方式中，間隔件113和圖案化層110的頂部位也可能被蝕刻。
第7A圖至第7C圖繪示根據一些實施方式的第一薄膜材料122在開口120中和第一遮罩層116之底部上方的形成。第7B圖示出沿第7A圖中的線7B-7B的半導體結構100的一部位在x-z平面中的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第7B圖之外)。第7C圖示出沿第7A圖中的線7C-7C的半導體結構100的一部位在y-z平面中的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第7C圖之外)。在一些實施方式中，在沉積第一薄膜材料122之前，使用例如一或多個灰化或蝕刻製程去除第二遮罩層118。隨後，第一薄膜材料122(也可以稱為間隙填充材料122或反向材料122)，被沉積到開口120中，來為隨後的蝕刻製程實現改善的蝕刻選擇性。
在一些實施方式中，第一薄膜材料122的成分可以是SiO x、SiC xO y、SiN、金屬氧化物或金屬氮化物(例如TiO、Al 2O 3或TiN)等或其組合。在一個實施方式中，第一薄膜材料122可能包括使用旋塗製程沉積的碳基材料。第一薄膜材料122可以使用諸如原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)的沉積製程來沉積。在使用ALD製程形成第一薄膜材料122的一些實施方式中，ALD製程可能利用一系列重複的循環，從而將第一先驅物脈衝到沉積室中以與第一遮罩層116反應、將第一先驅物清除、將反應氣體脈衝進入沉積室以與第一先驅物反應，將反應氣體清除，並重複循環。在一個實施方式中，第一薄膜材料122可能包括使用低溫ALD製程形成的SiO 2。沉積製程可能是間隙填充製程，使得第一薄膜材料122的部位沉積在開口120的側壁上，直到它們沿著接縫(未明確示出)合併在一起。在一個實施方式中，第一硬遮罩層106和第一薄膜材料122之間的蝕刻選擇性比可能高於6，舉例來說，以實現更小的沒有瑕疵的特徵。
第8A圖和第8B圖繪示用以去除第一遮罩層116上方的第一薄膜材料122的多餘材料的去除製程。第8B圖示出沿第8A圖中的線8B-8B的半導體結構100的一部位在x-z平面中的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第8B圖之外)。在一些實施方式中，可能使用化學機械拋光(CMP)步驟或蝕刻步驟(例如使用包括基於C xF y/C xH yF z之氣體的蝕刻劑之一或多個非等向性蝕刻製程)來執行去除製程以平坦化第一遮罩層116的表面和第一薄膜材料122的上表面。然而，可以使用任何合適的去除製程。在一些實施方式中，第一薄膜材料122的高度可以被減少到至少與第一遮罩層116的頂表面共平面。在一個實施方式中，在用以去除在第一遮罩層116上方的第一薄膜材料122的多餘材料的去除製程之後，第一薄膜材料122可能具有高度H1，在從300埃到1300埃的範圍之內。
第9A圖至第9D圖繪示第一遮罩層116和第一薄膜材料122的一部位的去除。第9B圖繪示沿第9A圖中的線9B-9B的半導體結構100的一部位的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第9B圖之外)。第9C圖繪示沿第9A圖中的線9C-9C的半導體結構100的一部位的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第9C圖之外)。第9D圖示出第9A圖的俯視圖。在一個實施方式中，第一薄膜材料122的一部位保留在一或多個溝槽115中且將在隨後的處理步驟期間用作硬遮罩。第一薄膜材料122的剩餘部位可能用於在第二(y軸)方向上進一步界定用於蝕刻目標層102的所需圖案。在一些實施方式中，可能利用使用包含基於氧氣(O 2)的氣體之蝕刻劑的一或多個灰化或蝕刻步驟來執行去除。在一個特定的實施方式中，可能使用灰化製程去除第一遮罩層116。然而，也可以使用任何合適的去除製程，例如濕式蝕刻製程。在去除第一遮罩層116和第一薄膜材料122的部位之前，第一薄膜材料122可能具有高度H1(如先前在第8B圖中所示)，在從300埃至1300埃的範圍之內。在去除第一遮罩層116和第一薄膜材料122的部位之後，第一薄膜材料122的剩餘部位可能具有高度H2，在從50埃至400埃的範圍之內。在一些實施方式中，在去除製程之後，保留的第一薄膜材料122的高度在具有不同圖案化層110和第三介電層108圖案密度的區域中可能不同。舉例來說，第9E圖示出區域117具有比區域119更高的圖案化層110和第三介電層108之密度。在第一遮罩層116和第一薄膜材料122的部位的去除製程之後，在區域117中的第一薄膜材料122的高度H3小於在區域119中的第一薄膜材料122的高度H4。
在第10A圖和第10B圖中，圖案化層110的可去除部位110 1被去除。此外，位於圖案化層110的可去除部位110 1下方的第三介電層108的部位也被去除。第10A圖繪示沿第9A圖中的線9C-9C的半導體結構100的一部位的剖面圖(為了清楚起見，位於第一介電層102下方的層被排除在第10A圖之外)。第10B圖示出在可去除部位110 1和可去除部位110 1下方的第三介電層108的部位被去除之後的半導體結構100的俯視圖。在一些實施方式中，藉由最初放置和圖案化光阻132(如第10A圖中所示)使得光阻132覆蓋且保護剩餘部位110 2和間隔件113，同時暴露可去除部位110 1，來去除可去除部位110 1。一旦剩餘部位110 2被保護，就接著使用一或多個蝕刻製程(例如濕式蝕刻製程或乾式蝕刻製程)去除可去除部位110 1和在可去除部位110 1下方的第三介電層108的部位。在一個實施方式中，蝕刻製程可能使用包括CF 4、CHF 3、CH 2F 2、C 4F 6等的蝕刻劑。在一個實施方式中，蝕刻製程可能包括使N 2、He、Ar或其類似氣體之載體氣體流動。在去除可去除部位110 1和在可去除部位110 1下方的第三介電層108的部位之後，使用例如灰化製程去除光阻132(如第10B圖中所示)。
第11A圖至第11C圖繪示一旦圖案化層110的可去除部位110 1已經被去除，剩餘部位110 2、第一薄膜材料122以及間隔件113被用來圖案化第一硬遮罩層106、第二介電層104以及第一介電層102，以形成開口126。第11A圖示出在圖案化第一硬遮罩層106、第二介電層104以及第一介電層102以形成開口126之後的半導體結構100的俯視圖。第11B圖繪示沿第11A圖中的線11B-11B的半導體結構100的一部位的剖面圖。第11C圖繪示沿第11A圖中的線11C-11C的半導體結構100的一部位的剖面圖。如上文在第1圖中所述，第二介電層104可用作形成在第一介電層102上方的抗反射塗層(ARC)。第一介電層102也可稱為目標層102。圖案化製程導致在第一介電層102、第二介電層104以及第一硬遮罩層106中形成開口126。隨後，可能接著在目標層102中的開口126中形成導線和/或通孔(如下文的第14A圖至第14C圖所示)。在一些實施方式中，可以使用可能為非等向性蝕刻製程之一或多個乾式蝕刻製程來轉移圖案。然而，可以使用任何合適的蝕刻製程。在一個實施方式中，使用包括Cl 2、三氟化氮(NF 3)、HBr等作為蝕刻氣體之蝕刻製程來圖案化第一硬遮罩層106。在一個實施方式中，使用包括CF 4、CHF 3、C 4F 6、C 4F 8等作為蝕刻氣體之蝕刻製程來圖案化第二介電層104。在一個實施方式中，使用包括CF 4、CHF 3、C 4F 6、C 4F 8等作為蝕刻氣體之蝕刻製程來圖案化第一介電層102。圖案化第一介電層102和第二介電層104的蝕刻製程可能是連續的。當到達蝕刻停止層85時，第一硬遮罩層106、第二介電層104以及第一介電層102的圖案化停止。可以通過蝕刻製程來實現優點，該蝕刻製程圖案化遮罩層112以形成間隔件113且在第三介電層108中形成溝槽115，並隨後用第一薄膜材料122填充溝槽115的部位以用作用於隨後的蝕刻操作的硬遮罩的一部位。因為第一薄膜材料122是在形成間隔件113之後在溝槽115中形成，故允許第一薄膜材料122具有更均勻的形貌和可控的高度。此外，由於第一硬遮罩層106和第一薄膜材料122之間的蝕刻選擇性比高於6，這對於實現更小的沒有缺陷的特徵可能是有用的。此外，因為使用連續蝕刻工藝在第三介電層108中形成間隔件113和溝槽115，因此減少了間隔件113和圖案化層110的蝕刻暴露且減少了對間隔件113和圖案化層110的可能損壞，改善了圖案化性能。
一旦圖案化層110的剩餘部位110 2、間隔件113以及第一薄膜材料122的圖案已經被轉移，剩餘部位110 2、間隔件113以及第一薄膜材料122就可以被去除，暴露出蝕刻停止層85的上表面和第一硬遮罩層106。在一些實施方式中，一或多個蝕刻製程(例如一或多個濕式蝕刻或乾式蝕刻)可能用於去除剩餘部位110 2、間隔件113以及第一薄膜材料122。然而，可以使用任何合適的去除製程。
第12A圖至第12C圖繪示一旦圖案已經被轉移至第一介電層102，就可以去除一些上覆的結構。第12A圖示出在去除第一硬遮罩層106和第二介電層104以暴露第一介電層102的頂表面之後的半導體結構100的俯視圖。第12B圖繪示沿第12A圖中的線12B-12B的半導體結構100的一部位的剖面圖。第12C圖繪示沿第12A圖中的線12C-12C的半導體結構100的一部位的剖面圖。在一些實施方式中，第一硬遮罩層106和第二介電層104可能各自被去除以暴露第一介電層102的頂表面。在一些實施方式中，第一硬遮罩層106和第二介電層104可能使用一或多個蝕刻製程(例如一系列濕式蝕刻製程或乾式蝕刻製程)來去除。舉例來說，在一個實施方式中，可能使用包括Cl 2、NF 3、HBr等作為蝕刻氣體的蝕刻製程以去除第一硬遮罩層106。在一個實施方式中，可能使用包括CF 4、CHF 3、C 4F 6、C 4F 8等作為蝕刻氣體的蝕刻製程以去除第二介電層104。然而，可以使用蝕刻製程的任何合適的組合。
在一個實施方式中，用於導電通孔129(隨後在第14B圖中示出)的開口127通過蝕刻停止層85形成，如第12B圖中所示。可能使用容許的光刻和蝕刻技術來形成開口127。開口127可能暴露電耦合至基材60的主動層(或元件區域)的電晶體的下層導電特徵(例如下層互連線、閘極接點或源極/汲極接點)。
第13A圖和第13B圖示出一旦第一介電層102已經被圖案化且開口126和開口127已經形成，就可以執行附加的處理以在開口126和開口127中形成特徵。第13A圖繪示沿著類似於第12A圖中的線12B-12B的線的半導體結構100的一部位的剖面圖。第13B圖繪示沿著類似於第12A圖中的線12C-12C的線的半導體結構100的一部位的剖面圖。在一個實施方式中，其中第一介電層102為低k介電質且為互連結構提供IMD，可能在IMD層和蝕刻停止層85(如隨後由第14A圖至第14C圖所繪示)中形成諸如銅導線、銅通孔和/或鈷插塞的導電特徵，以便形成可用於連接在前段製程(FEOL)處理期間已在基材60上製造之元件結構的後段製程(BEOL)互連結構。在一個實施方式中，一或多個襯墊142可能沿著開口126和開口127的側壁和底表面形成。襯墊142可能包括TiO、TiN、氧化鉭(TaO)、TaN等且可能提供擴散屏障、黏著力和/或用於導電特徵的晶種層。可能使用任何合適的製程來沉積襯墊142，例如PVD、CVD、ALD等。
在第14A圖至第14C圖中，導電材料130可能形成在開口126和開口127中的一或多個襯墊142上方。第14A圖示出半導體結構100的俯視圖。第14B圖繪示沿第14A圖中的線14B-14B的半導體結構100的一部位的剖面圖。第14C圖繪示沿第14A圖中的線14C-14C的半導體結構100的一部位的剖面圖。在一些實施方式中，導電材料130可能是諸如銅、鎢、鋁、它們的組合等的材料，其使用諸如電鍍(electroplating)、化學鍍(electroless plating)、CVD、PVD、ALD、它們的組合等的沉積製程來沉積。然而，可以使用任何合適的材料和製造方法。
可能沉積導電材料130以填充和/或過度填充(overfill)第一介電層102中的開口126和蝕刻停止層85中的開口127。一旦過度填充，就可以執行平面化製程(例如化學機械拋光製程)以去除在第一介電層102上方的導電材料130的過剩部位且將導電材料130平坦化至第一介電層102。然而，可以使用任何合適的平坦化製程。如第14B圖中所示，開口127中的導電材料130形成導電通孔129，導電通孔129允許具有電耦合至基材60的主動層(或元件區域)中的下層電晶體的閘極接點和源極/汲極接點。
本揭露的實施方式具有一些有利特徵。實施方式包括半導體元件的形成，其包括在介電層上方沉積圖案化層，然後在圖案化層上方沉積遮罩層以形成硬遮罩的一部位。接著使用蝕刻製程來圖案化遮罩層以在第一(x軸)方向上沿著圖案化層的側壁形成第一特徵(例如間隔件)且藉由利用第一特徵和圖案化層作為蝕刻遮罩在介電層中形成溝槽。接著用薄膜材料填充溝槽的部位，該薄膜材料也作為硬遮罩的另一個部位用於隨後的蝕刻操作。本文揭露的一或多個實施方式可能包括允許薄膜材料具有更均勻的形貌和可控的高度，以及由於更少的蝕刻暴露而使得對遮罩層的第一特徵的損壞減少。此外，本文揭露的一或多個實施方式可以使得對圖案化層的損壞減少，從而允許在隨後的蝕刻製程期間具有可以更好地圖案化下層的硬遮罩。此外，實施方式的化學性質與其他半導體製程完全兼容，並且可以以相對低的成本製造各種實施方式。
根據一個實施方式，一種製造半導體元件之方法包含在基材上方沉積第一硬遮罩層與第一介電層；在第一介電層上方形成圖案化層；在圖案化層上方形成第二硬遮罩層；圖案化第二硬遮罩層，以去除第二硬遮罩層之第一水平部位且沿著圖案化層之側壁留下第二硬遮罩層之第二部位；使用第二硬遮罩層之第二部位與圖案化層作為蝕刻遮罩在第一介電層中蝕刻溝槽；在溝槽中沉積第一間隙填充材料；以及使用第一間隙填充材料、圖案化層以及第二硬遮罩層之第二部位作為遮罩，圖案化第一硬遮罩層。在一個實施方式中，圖案化第二硬遮罩層與在第一介電層中蝕刻溝槽包括連續蝕刻製程。在一個實施方式中，連續蝕刻製程包含蝕刻劑，該蝕刻劑包含四氟化碳、三氟甲烷、二氟甲烷或全氟丁二烯。在一個實施方式中，連續蝕刻製程包含使包含氮氣、氦氣或氬氣之載體氣體流動。在一個實施方式中，第一硬遮罩層包含二碳化鎢且其中第二硬遮罩層包含氧化鈦。在一個實施方式中，第一硬遮罩層與第一間隙填充材料之間的蝕刻選擇性比高於6。在一個實施方式中，在溝槽之部位中沉積第一間隙填充材料包含在溝槽中且在圖案化層與第二硬遮罩層之第二部位上方形成遮罩層；在遮罩層中形成開口；在開口中沉積間隙填充材料；以及減少間隙填充材料的高度。在一個實施方式中，沉積間隙填充材料包含使用ALD製程形成氧化物。
根據一個實施方式，一種製造半導體元件之方法包含在第一硬遮罩層上方沉積第一介電層；在第一介電層上方形成圖案化層；沿著圖案化層之側壁形成間隔件，第一溝槽位於間隔件中之相鄰者的側壁之間；延伸第一溝槽通過第一介電層；在第一溝槽中且在間隔件與圖案化層上方沉積遮罩層；在遮罩層中形成開口，開口與第一溝槽重疊；用第一間隙填充材料填充開口；以及使用間隔件、圖案化層與第一間隙填充材料作為遮罩，圖案化第一硬遮罩層。在一個實施方式中，形成間隔件包含在圖案化層與第一介電層上方形成第二硬遮罩層；蝕刻在圖案化層上方的第二硬遮罩層之第一部位；以及蝕刻在第一介電層上方的第二硬遮罩層之第二部位。在一個實施方式中，形成間隔件並延伸第一溝槽包含使用包含四氟化碳、三氟甲烷、二氟甲烷或全氟丁二烯之蝕刻劑的連續蝕刻製程。在一個實施方式中，圖案化層之高度在從150埃到500埃之範圍內。在一個實施方式中，延伸第一溝槽通過第一介電層包含暴露第一硬遮罩層之頂表面。在一個實施方式中，用第一間隙填充材料填充開口包含填充與第一硬遮罩層之頂表面物理接觸的第一間隙填充材料。在一個實施方式中，第一介電層包含四乙基正矽酸鹽、氮化矽或氮氧化矽。
根據一個實施方式，一種製造半導體元件之方法包含在目標層上方形成第一硬遮罩層；在第一硬遮罩層上方依次形成第一介電層與圖案化層；在圖案化層之側壁上形成硬遮罩之第一部位；圖案化第一介電層，以形成延伸通過第一介電層之溝槽；在溝槽中沉積第一間隙填充材料，以形成硬遮罩之第二部位；使用硬遮罩之第一部位與硬遮罩之第二部位作為蝕刻遮罩，圖案化第一硬遮罩層；以及轉移第一硬遮罩層的圖案至目標層。在一個實施方式中，第一硬遮罩層包含在從40%到60%之範圍內的百分比碳含量。在一個實施方式中，硬遮罩之第一部位包含氧化鈦、氮化鈦或氧化鈦矽。在一個實施方式中，在溝槽中沉積第一間隙填充材料包含沉積與硬遮罩之第一部位、第一硬遮罩層以及第一介電層物理接觸的第一間隙填充材料。在一個實施方式中，沉積第一間隙填充材料包含使用旋塗製程形成碳基材料。
前述概述了幾個實施方式或實施例的特徵，以便本領域具有知識者可能更好地理解本揭露的各方面。本領域具有知識者應當理解，他們可以容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現與本揭露介紹的實施方式或實施例相同的目的和/或實現相同的優點。本領域具有知識者還應該認識到，這樣的均等構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在這裡進行各種改變、替換以及變更。
60:基材 85:蝕刻停止層 100:半導體結構 102:第一介電層 104:第二介電層 106:第一硬遮罩層 108:第三介電層 110:圖案化層 110 1:可去除部位 110 2:剩餘部位 111,114,115:溝槽 112:遮罩層 113:間隔件 116:第一遮罩層 117,119:區域 118:第二遮罩層 120,126,127:開口 122:第一薄膜材料 129:導電通孔 130:導電材料 132:光阻 142:襯墊 6B-6B,6C-6C,7B-7B,7C-7C,8B-8B,9B-9B,9C-9C,11B-11B,11C-11C,12B-12B,12C-12C,14B-14B,14C-14C:線 H1,H2,H3,H4:高度 T1,T2,T3,T4:厚度 X,Y,Z:參考軸
當結合圖式閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製。事實上，為了論述清楚起見，可任意地增大或減少各種特徵之尺寸。 第1圖、第2圖、第3圖、第4圖、第5圖和第6A圖為繪示根據一些實施方式的在製造的各種初始階段之硬遮罩的透視圖。 第6B圖和第6C圖為繪示根據一些實施方式的在製造的各種中間階段之硬遮罩的剖面圖。 第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第9D圖、第9E圖和第10A圖為繪示根據一些實施方式的在製造的各種中間階段之硬遮罩的透視圖和剖面圖。 第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第14A圖、第14B圖和第14C圖為繪示根據一些實施方式的在製造的各種最終階段之硬遮罩和在硬遮罩下面之圖案化層的俯視圖和剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無 |
60:基材
85:蝕刻停止層
102:第一介電層
130:導電材料
142:襯墊

Claims (20)

  1. 一種製造半導體元件之方法，包含： 沉積一第一硬遮罩層與一第一介電層於一基材上方； 形成一圖案化層於該第一介電層上方； 形成一第二硬遮罩層於該圖案化層上方； 圖案化該第二硬遮罩層，以去除該第二硬遮罩層之複數個第一水平部位且沿著該圖案化層之複數個側壁留下該第二硬遮罩層之複數個第二部位； 使用該第二硬遮罩層之該些第二部位與該圖案化層作為一蝕刻遮罩蝕刻一溝槽於該第一介電層中； 沉積一第一間隙填充材料於該溝槽中；以及 使用該第一間隙填充材料、該圖案化層與該第二硬遮罩層之該些第二部位作為一遮罩圖案化該第一硬遮罩層。
  2. 如請求項1所述之方法，其中圖案化該第二硬遮罩層與蝕刻該溝槽於該第一介電層中包括一連續蝕刻製程。
  3. 如請求項2所述之方法，其中該連續蝕刻製程包含一蝕刻劑，該蝕刻劑包含四氟化碳、三氟甲烷、二氟甲烷或全氟丁二烯。
  4. 如請求項2所述之方法，其中該連續蝕刻製程包含使包含氮氣、氦氣或氬氣之一載體氣體流動。
  5. 如請求項1所述之方法，其中該第一硬遮罩層包含二碳化鎢且其中該第二硬遮罩層包含氧化鈦。
  6. 如請求項1所述之方法，其中該第一硬遮罩層與該第一間隙填充材料之間之一蝕刻選擇性比高於6。
  7. 如請求項1所述之方法，其中沉積該第一間隙填充材料於該溝槽中包含： 形成一遮罩層於該溝槽中且於該圖案化層與該第二硬遮罩層之該些第二部位上方； 形成一開口於該遮罩層中； 沉積一間隙填充材料於該開口中；以及 減少該間隙填充材料之一高度。
  8. 如請求項7所述之方法，其中沉積該間隙填充材料包含使用一ALD製程形成一氧化物。
  9. 一種製造半導體元件之方法，包含： 沉積一第一介電層於一第一硬遮罩層上方； 形成一圖案化層於該第一介電層上方； 沿著該圖案化層之複數個側壁形成複數個間隔件，一第一溝槽位於該些間隔件中之相鄰者的複數個側壁之間； 延伸該第一溝槽通過該第一介電層； 沉積一遮罩層於該第一溝槽中且於該些間隔件與該圖案化層上方； 形成一開口於該遮罩層中，該開口與該第一溝槽重疊； 用一第一間隙填充材料填充該開口；以及 使用該些間隔件、該圖案化層與該第一間隙填充材料作為一遮罩圖案化該第一硬遮罩層。
  10. 如請求項9所述之方法，其中形成該些間隔件包含： 形成一第二硬遮罩層於該圖案化層與該第一介電層上方； 蝕刻位於該圖案化層上方的該第二硬遮罩層之複數個第一部位；以及 蝕刻位於該第一介電層上方的該第二硬遮罩層之複數個第二部位。
  11. 如請求項10所述之方法，其中形成該些間隔件並延伸該第一溝槽包含使用包含四氟化碳、三氟甲烷、二氟甲烷或全氟丁二烯之一蝕刻劑的一連續蝕刻製程。
  12. 如請求項9所述之方法，其中該圖案化層之一高度在自150埃至500埃之一範圍內。
  13. 如請求項9所述之方法，其中延伸該第一溝槽通過該第一介電層包含暴露該第一硬遮罩層之一頂表面。
  14. 如請求項9所述之方法，其中用該第一間隙填充材料填充該開口包含填充與該第一硬遮罩層之一頂表面物理接觸之該第一間隙填充材料。
  15. 如請求項9所述之方法，其中該第一介電層包含四乙基正矽酸鹽、氮化矽或氮氧化矽。
  16. 一種製造半導體元件之方法，包含： 形成一第一硬遮罩層於一目標層上方； 依次形成一第一介電層與一圖案化層於該第一硬遮罩層上方； 形成一硬遮罩之一第一部位於該圖案化層之複數個側壁上； 圖案化該第一介電層，以形成延伸通過該第一介電層之一溝槽； 沉積一第一間隙填充材料於該溝槽中，以形成該硬遮罩之一第二部位； 使用該硬遮罩之該第一部位與該硬遮罩之該第二部位作為一蝕刻遮罩圖案化該第一硬遮罩層；以及 轉移該第一硬遮罩層的一圖案至該目標層。
  17. 如請求項16所述之方法，其中該第一硬遮罩層包含在自40%至60%之一範圍內的一百分比碳含量。
  18. 如請求項16所述之方法，其中該硬遮罩之該第一部位包含氧化鈦、氮化鈦或氧化鈦矽。
  19. 如請求項16所述之方法，其中沉積該第一間隙填充材料於該溝槽中包含沉積與該硬遮罩之該第一部位、該第一硬遮罩層以及該第一介電層物理接觸之該第一間隙填充材料。
  20. 如請求項16所述之方法，其中沉積該第一間隙填充材料包含使用一旋塗製程形成一碳基材料。
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