TWI713113B - 半導體裝置之形成方法 - Google Patents

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盧永誠
陳盈淙
包天一
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Abstract

一種半導體裝置之形成方法，包括形成第一絕緣層於基板上，第一絕緣層具有非平坦(non-planar)之頂表面，且第一絕緣層具有第一蝕刻速率。上述方法亦包括形成第二絕緣層於第一絕緣層上，第二絕緣層具有非平坦之頂表面，且第二絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於上述第一蝕刻速率。上述方法亦包括研磨第二絕緣層以移除部分之第二絕緣層，以及非選擇性地凹蝕第一絕緣層及第二絕緣層。

Description

半導體裝置之形成方法
本揭露係有關於一種半導體裝置之形成方法，且特別有關於一種形成多層罩幕(multi-layer mask)之方法。
積體電路之製造通常包括多個光微影製程。隨著積體電路之尺寸大幅縮小，需要更嚴格地控制積體電路之臨界尺寸。臨界尺寸係為晶圓中電晶體之閘極電極之最小寬度。可參照上述臨界尺寸形成金屬層。
在傳統的製程中為了控制臨界尺寸(其基本上控制了所形成之特徵之尺寸)，於晶圓上會形成三層罩幕(tri-layer mask)。上述三層罩幕包括底層、底層上之中間層、以及中間層上之光阻。使用光微影光罩曝光上述光阻，上述光微影光罩包括不透光的圖案及透光的圖案。接著，經由顯影步驟圖案化上述光阻。圖案化之光阻係被用來充當上述中間層之蝕刻罩幕。接著，圖案化之中間層被用來充當蝕刻上述底層之蝕刻罩幕。圖案化之底層被用來充當蝕刻其下方膜層之蝕刻罩幕。
本揭露包括一種半導體裝置之形成方法，其包括形成第一絕緣層於基板之上，上述第一絕緣層具有非平坦之頂表面，上述第一絕緣層具有第一蝕刻速率；形成第二絕緣層於 第一絕緣層上，上述第二絕緣層具有非平坦之頂表面，上述第二絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於第一蝕刻速率；研磨第二絕緣層，上述之研磨步驟移除了部分之第二絕緣層；以及非選擇性地凹蝕第一絕緣層及第二絕緣層。
本揭露亦包括一種半導體裝置之形成方法，其包括形成目標結構於基板上；形成第一富碳層於上述目標結構之上，上述第一富碳層具有第一蝕刻速率；對第一富碳層進行退火處理；形成絕緣層於第一富碳層之上，上述絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於第一蝕刻速率；對上述絕緣層進行退火處理；研磨上述絕緣層直到至少露出部分之上述第一富碳層；以及非選擇性地蝕刻上述第一富碳層及絕緣層。
本揭露亦包括一種半導體裝置之形成方法，其包括以第一旋塗碳材料(SOC)塗佈基板，上述第一旋塗碳材料具有非平坦之頂表面；在上述第一旋塗碳材料上進行第一退火製程；形成絕緣層於第一旋塗碳材料上，上述絕緣層具有非平坦之頂表面；在上述絕緣層上進行第二退火製程；在上述絕緣層上進行化學機械研磨製程，在上述化學機械研磨製程之後，至少部分之絕緣層殘留於第一旋塗碳材料之上；以及非選擇性地薄化上述第一旋塗碳材料以及絕緣層以形成薄化之第一旋塗碳材料，上述薄化之第一旋塗碳材料具有平坦之頂表面。
100、300‧‧‧半導體結構
101‧‧‧基底層
103‧‧‧目標結構
105‧‧‧基板
107‧‧‧主動及/或被動裝置
109‧‧‧互連結構
111‧‧‧元件
113‧‧‧凹口
115‧‧‧多層罩幕之底層
117‧‧‧絕緣層
119‧‧‧第一中間層
121‧‧‧第二中間層
123‧‧‧頂層
125‧‧‧多層罩幕層
200、400‧‧‧方法
201、203、205、207、209、211、213、215、401、403、405、407、409、411、413、415、417‧‧‧步驟
301‧‧‧蝕刻停止層
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺 寸，以清楚地表現出本揭露的特徵。
第1A-1E圖係根據本揭露之一些實施例繪示出形成多層罩幕時之各個處理步驟的剖面圖。
第2圖係為根據本揭露之一些實施例所繪示之形成多層罩幕之方法的流程圖。
第3A-3F圖係根據本揭露之一些實施例繪示出形成多層罩幕時之各個處理步驟的剖面圖。
第4圖係為根據本揭露之一些實施例所繪示之形成多層罩幕之方法的流程圖。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相 關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
將以具體的脈絡來描述實施例，亦即半導體結構之多層罩幕以及其形成方法。特別地，將於此處描述一種平坦化多層罩幕之底層之方法。於此處所描述之實施例並非限定於平坦化多層罩幕之底層，其亦可用來平坦化半導體結構之其他膜層。
第1A-1E圖係根據本揭露之一些實施例繪示出形成多層罩幕時之各個處理步驟的剖面圖。請參照第1A圖，其繪示出半導體結構100之一部分。半導體結構100可為製造積體電路時之中間結構(intermediate structure)。在一些實施例中，半導體結構100可包括基底層101及基底層101上之目標結構103。在一些實施例中，目標結構103包括複數個具有不規則間距(irregular spacings)之元件111，使得基底層101上之元件111的密度不均勻。在所描繪之實施例中，元件111具有相同的寬度及高度。在替代的實施例中，元件111可具有不同的寬度及/或不同的高度。相應地，半導體結構100亦可稱為形貌半導體結構(topographic semiconductor structure)100。如後文將更詳述之內容，多層罩幕(於第1A圖中並未繪示，請參照第1E圖中之多層罩幕125)係形成於目標結構103之上。
在一些實施例中，基底層101可包括基板105。舉例而言，基板105可包括摻雜或未摻雜之塊狀矽(bulk silicon)或絕緣層上半導體(semiconductor-on-insulator，簡稱SOI)基板 之主動層。普遍而言，絕緣層上半導體基板包括一層形成於絕緣層上之半導體材料(例如：矽)。舉例而言，上述絕緣層可為埋藏氧化物層(buried oxide layer，簡稱BOX layer)或氧化矽層。提供上述絕緣層於基板(例如：矽或玻璃基板)上。作為替代方案，基板105可包括其他元素半導體(例如：鍺)、化合物半導體(包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide))、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或上述之組合。亦可使用其他基板，例如：多層(multi-layered)基板或梯度(gradient)基板。
在一些實施例中，形成一或多個主動及/或被動裝置107(如第1A圖所繪示之單一電晶體)於基板105之上。上述之一或多個主動及/或被動裝置107可包括各種N型金氧半導體(NMOS)及/或P型金氧半導體(PMOS)裝置，例如：電晶體、電容器、電阻器、二極體、光二極體(photo-diodes)、保險絲(fuses)、以及類似之裝置。所屬領域具通常知識者將理解上述所提供之例子僅是為了達到說明之目的，而非以任何方式限定本揭露。在特定的應用中亦可使用其他合適之電路系統(circuitry)。
在一些實施例中，基底層101可更包括於上述一或多個主動及/或被動裝置107上之互連結構109。互連結構109可包括層間介電層(inter-layer dielectric layer，簡稱ILD layer)及/或金屬間介電層(inter-metal dielectric layers，簡稱IMD layers)(並未繪示出上述層間介電層或金屬間介電層)，上述層 間介電層及金屬間介電層包含使用任何適當方法(例如：鑲嵌(damascene)、雙鑲嵌(dual damascene)或類似之方法)所形成之導電特徵(例如：導線及導孔，其包括銅、鋁、鎢、上述之組合、以及類似之導電材料)。層間介電層及金屬間介電層可包括設置於上述導電特徵之間的低介電常數介電材料，舉例而言，其介電常數之數值(k value)約低於4.0或甚至低於2.0。在一些實施例中，舉例而言，可以磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽玻璃(Fluorinated Silicate Glass；FSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈高分子(Spin-On-Polymers)、碳矽材料(silicon carbon material)、上述材料之化合物、上述材料之混合物、上述材料之組合或類似之材料形成層間介電層及金屬間介電層，其可以任何適當之方法形成，例如：旋轉塗佈法(spin-on coating)、化學氣相沉積法(chemical vapor deposition，簡稱CVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，簡稱PECVD)或類似之方法。互連結構109電性互連上述一或數個主動及/或被動裝置107以於半導體結構100中形成功能性之電路。
請參照第1A圖，形成目標結構103於基底層101之上。在一些實施例中，基底層101可只包括基板105及上述一或多個主動及/或被動裝置107，使得目標結構103係直接形成於基板105之上。目標結構103可包括複數個由半導體材料所形成之條狀物(strips)111。在上述之實施例中，上述複數個條狀物111可形成為鰭式場效電晶體(fin field-effect transistors，簡稱 FinFETs)之鰭片。可使用可被用來形成基板105之半導體材料形成上述複數個條狀物111。在一些實施例中，可以相同之半導體材料形成上述複數個條狀物111以及基板105。在替代的實施例中，可以不同之半導體材料形成上述複數個條狀物111及基板105。在一些實施例中，上述複數個條狀物111可為基板105之一部分。在上述之實施例中，圖案化基板105以形成複數個凹口(recess)113，使得相鄰凹口113之間之基板105之部分形成了上述複數個條狀物111。在替代的實施例中，舉例而言，可磊晶成長半導體材料於基板105上以形成上述複數個條狀物111。
在一些實施例中，目標結構103可包括複數個形成於基板105上之電晶體之閘極111。在上述實施例中，基底層101可只包括基板105及上述一或多個主動及/或被動裝置107，使得目標結構103直接形成於基板105之上。在一些實施例中，上述複數個閘極111可各自包括閘極介電層及位於閘極介電層上之閘極電極層(未繪示)。上述閘極介電層可包括一或多層之高介電常數介電材料。一般而言，高介電常數介電材料之介電常數(k-value)高於3.9。舉例而言，閘極介電層可包括一或多層之金屬(Hf、Al或Zr)氧化物或矽酸鹽、上述之組合、上述之多層結構或類似之材料。其他適當之材料包括La、Mg、Ba、Ti或Pb之金屬氧化物、合金氧化物(metal alloyed oxides)、上述之組合或類似之材料。在一些實施例中，可使用原子層沉積法(atomic layer deposition，簡稱ALD)、化學氣相沉積法、電漿輔助化學氣相沉積法、分子束沉積(molecular-beam deposition，簡稱MBD)、類似之方法或上述之組合以形成上述之閘極介電層。上述閘極電極層可包括金屬材料(例如：金、銀、鋁、銅、鎢、鉬、鎳、鈦、上述之合金或類似之材料)，且可使用物理氣相沉積法(physical vapor deposition，簡稱PVD)、原子層沉積法、類似之方法或上述之組合形成上述閘極電極層。在其他實施例中，亦可使用導電材料(例如：摻雜多晶矽)以形成閘極電極層。
在一些實施例中，目標結構103可為硬罩幕，其可於圖案化目標結構103下方之膜層時用來充當蝕刻罩幕。在一些實施例中，硬罩幕可包括一或多層之氧化物(例如：氧化矽)、氮化物(例如：SiN)、氮氧化矽(例如：SiON)、類似之材料或上述之組合，且可使用化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成上述之硬罩幕。舉例而言，可使用硬罩幕以形成基板105上電晶體之閘極。在上述實施例中，下方之膜層可包括閘極介電層及/或閘極介電層上之閘極電極層，上述之閘極介電層及閘極電極層形成於基板105之上。在其他實施例中，下方之膜層可為互連結構109之層間介電層。在上述實施例中，使用上述硬罩幕圖案化層間介電層以形成開口於層間介電層中。可使用適當之導電材料填充上述開口以形成接觸插塞(contact plug)，其提供了至上述一或多個主動及/或被動裝置107之電性連接。在替代的實施例中，下方之膜層可為互連結構109之目標金屬間介電層。在上述實施例中，使用上述硬罩幕圖案化目標金屬間介電層以形成開口於目標金屬間介電層中。可使用適當之導電材料填充上述 開口以形成內連線(interconnects，例如：導線、及導孔)於目標金屬間介電層中。在一些實施例中，目標金屬間介電層可為互連結構109之任一金屬間介電層。
前文所述之目標結構103及其下方之膜層的特定例子僅是為了達到說明之目的。在其他實施例中，目標結構103可為任何形成於基底層101上之結構，且多層罩幕(例如：第1A圖中所繪示之多層罩幕125)形成於目標結構103之上。
參照第1A圖，形成多層罩幕125之底層115(如第1E圖所示)於目標結構103之上。在一些實施例中，底層115之厚度可為約0.5KÅ至約5KÅ，而底層115之頂表面可為非平坦(non-planar)之表面。在一些實施例中，底層115包括富碳之膜層(carbon-rich layer)。在一些實施例中，底層115可包括富碳之高分子材料，且可使用旋轉塗佈法形成。在上述實施例中，底層115亦可稱作旋塗碳層(spin-on carbon layer，簡SOC layer)115。在替代的實施例中，可使用化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成富碳之高分子層。在其他實施例中，底層115可包括非晶碳材料(amorphous carbon material)，且可使用化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成非晶碳材料層。在一些實施例中，底層115中之碳原子分數(atomic fraction)約大於0.5。
在一些實施例中，對底層115進行退火處理。可於約150℃至600℃之溫度下，在退火氣氛中對底層115進行退火處理約1分鐘至2小時。退火氣體可包括空氣、N2、O2、H2、 N2/H2、N2/O2、H2/O2、上述之組合或類似之氣體。在一些實施例中，可使用單一退火製程對底層115進行退火處理。在其他實施例中，可使用多個退火製程對底層115進行退火處理。在一些實施例中，使用兩個退火製程對底層115進行退火處理，其中之第一退火製程可於低溫(約150℃至350℃)之下進行，且其第一退火時間約為1分鐘至2小時，而其中之第二退火製程可於高溫之下進行(約350℃至600℃)，且其第二退火時間約為1分鐘至2小時。
請參照第1A圖，於基底層101上，底層115可具有不均勻之厚度，其係歸因於基底層101上之目標結構103之不均勻的密度及/或高度。在一些實施例中，在目標結構103之高密度部分上之底層115之厚度大於在目標結構103之低密度部分上之底層115之厚度。因此，在一些實施例中，底層115之頂表面可為非平坦之表面。如後文將詳述之內容，平坦化底層115之頂表面。在一些實施例中，可形成底層115於基底層101上至一厚度，使得在平坦化底層115之頂表面之後，底層115延伸至高於目標結構103之最高表面。
請參照第1B圖，形成絕緣層117於底層115之上。在一些實施例中，絕緣層117之厚度可為約0.5KÅ至5KÅ，且絕緣層117之頂表面可為非平坦之表面。在一些實施例中，絕緣層117可包括富碳材料。在一些實施例中，絕緣層117可包括富碳之高分子材料，且可使用旋轉塗佈法形成。在上述實施例中，絕緣層117亦可稱作旋塗碳層117。在替代的實施例中，可使用化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積 法、類似之方法或上述之組合形成富碳高分子層。在其他實施例中，絕緣層117可包括非晶碳材料，且可使用化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成。在一些實施例中，絕緣層117包括富碳材料，且絕緣層117中之碳原子分數約大於0.5。
在替代的實施例中，絕緣層117可包括介電材料。適當之介電材料可包括氧化物(例如：氧化矽、HfO2、ZrO2、La2O3,Al2O3、TiO2、Ta2O5或類似之材料)、氮化物(例如：SiN或類似之材料)、碳化物(例如：SiC或類似之材料)、氮氧化物(例如：SiON、AlON或類似之材料)、碳氧化物(例如：SiOC或類似之材料)、碳氮化物(例如：SiCN或類似之材料)、碳氧氮化物(例如：SiONC或類似之材料)、上述之組合或類似之材料。可使用旋轉塗佈法、化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成上述介電材料。
在一些實施例中，對絕緣層117進行退火處理。可於約150℃至600℃之溫度下，在退火氣氛中對絕緣層117進行退火處理約1分鐘至2小時。退火氣體可包括空氣、N2、O2、H2、N2/H2、N2/O2、H2/O2、上述之組合或類似之氣體。在一些實施例中，可使用單一退火製程對絕緣層117進行退火處理。在其他實施例中，可使用多個退火製程對絕緣層117進行退火處理。在一些實施例中，使用兩個退火製程對絕緣層117進行退火處理，其中之第一退火製程可於低溫(約120℃至350℃)之下進行，且其第一退火時間約為1分鐘至2小時，而其中之第二退火製程可於高溫之下進行(約350℃至600℃)，且其第二退 火時間約為1分鐘至2小時。
在一些實施例中，可選擇絕緣層117及底層115之材料，使得絕緣層117之蝕刻速率可大於底層115之蝕刻速率。在一些實施例中，底層115上之絕緣層117之蝕刻選擇性(etch selectivity)大於4。
請參照第1C圖，研磨絕緣層117以平坦化半導體結構100之頂表面。在一些實施例中，可使用化學機械研磨製程(chemical-mechanical polishing，簡稱CMP)以平坦化絕緣層117。在一些實施例中，絕緣層117之蝕刻速率大於底層115之蝕刻速率，上述平坦化製程可在底層115露出時停止。在替代的實施例中，上述研磨製程可包括拋光(grinding)、蝕刻、類似之製程或上述之組合。
請參照第1D圖，在研磨半導體結構100之頂表面之後，蝕刻絕緣層117及底層115，以從底層115完全移除絕緣層117並降低底層115之厚度。在一些實施例中，上述蝕刻製程非選擇性地(non-selectively)移除絕緣層117及底層115。歸因於上述蝕刻製程之非選擇性，繪示於第1C圖中之半導體結構之平坦頂表面被轉移至底層115之平坦頂表面。在一些實施例中，絕緣層117及底層115包括旋塗碳(SOC)材料，上述蝕刻製程則可為使用O2及N2氣體之混合物、CO2及Ar氣體之混合物或類似之氣體以進行之乾蝕刻製程。
在一些實施例中，在蝕刻絕緣層117及底層115之前，可視情況對絕緣層117及底層115進行退火處理。上述退火處理之製程可提升用以蝕刻絕緣層117及底層115之蝕刻製程 的非選擇性(non-selectivity)。在一些實施例中，上述退火製程改變了絕緣層117及底層115之蝕刻速率，使得絕緣層117及底層115之蝕刻速率之差異減少。在一些實施例中，在上述退火製程之後，底層115上之絕緣層117之蝕刻選擇性約為0.25至4.0。
請參照第1E圖，形成第一中間層119於底層115之上。在一些實施例中，第一中間層119可包括無機含矽材料(inorganic silicon-containing material，例如：碳氧化矽(SiOC)或類似之材料)。第一中間層119中之矽原子分數約可大於0.1。在一些實施例中，可使用旋轉塗佈法、化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成第一中間層119。在一些實施例中，第一中間層119可充當無機硬罩幕層。在其他實施例中，第一中間層119可充當無機底部抗反射塗層(bottom anti-reflective coating layer，簡稱BARC layer)。在一實施例中，所形成之第一中間層119之厚度約為0.1KÅ至2KÅ。在一些實施例中，形成第二中間層121於第一中間層119之上。在一些實施例中，第二中間層121可充當有機底部抗反射塗層。在一些實施例中，第二中間層121可包括適當之有機材料，且可使用旋轉塗佈或類似之方法形成。依據材料及波長，所形成之第二中間層121之厚度需提供足夠之抗反射品質。在一實施例中，所形成之第二中間層121之厚度約為0.1KÅ至2KÅ。在替代的實施例中，可省略第二中間層121。
請參照第1E圖，形成頂層123於第二中間層121之 上。在一些實施例中，頂層123包括光阻材料，且可使用旋轉塗佈或類似之方法形成。在一實施例中，所形成之頂層123之厚度約為0.1KÅ至2KÅ。在一些實施例中，底層115、第一中間層119、第二中間層121、以及頂層123形成了多層罩幕125。在其他實施例中，省略第二中間層121，底層115、第一中間層119、以及頂層123形成了多層罩幕125。在一些實施例中，圖案化多層罩幕125以形成欲形成於底層115中之圖案。接著，使用圖案化之底層115充當蝕刻罩幕以圖案化目標結構103。
第2圖係為根據本揭露之一些實施例所繪示之形成多層罩幕之方法200的流程圖。如前文參照第1A圖所描述之內容，上述方法開始於步驟201，其形成富碳層(例如：第1A圖中所繪示之底層115)於目標結構(例如：第1A圖中所繪示之目標結構103)之上。如前文參照第1A圖所描述之內容，於步驟203中，對富碳層進行退火處理。如前文參照第1B圖所描述之內容，於步驟205中，形成絕緣層(例如：第1B圖中所示之絕緣層117)於上述富碳層之上。如前文參照第1B圖所描述之內容，於步驟207中，對上述絕緣層進行退火處理。如前文參照第1C圖所描述之內容，於步驟209中，研磨上述絕緣層。如前文參照第1C圖所描述之內容，於步驟211中，對上述富碳層及絕緣層進行退火處理。在其他實施例中，可省略步驟211而步驟209則直接延續至步驟213。如前文參照第1D圖所描述之內容，於步驟213中，非選擇性地蝕刻富碳層及絕緣層。如前文參照第1E圖所描述之內容，於步驟215中，形成含矽膜層(例如：第1E圖中所繪示之第一中間層119)於富碳層之上，並且形成光阻層(例如：第 1E圖中所繪示之頂層123)於上述之含矽膜層之上。在替代的實施例中，如前文參照第1E圖所描述之內容，於步驟215中，可視情況形成有機底部抗反射塗層(例如：第1E圖中所繪示之第二中間層121)於上述含矽膜層及光阻層之間。
第3A-3F圖係根據本揭露之一些實施例繪示出形成多層罩幕時之各個處理步驟的剖面圖。第3A-3F圖之實施例類似於第1A-1E圖之實施例且包括類似之元件。對於相同編號元件之描述，適用於所有相同編號元件之例子，且為達精簡之目的，將不重複說明。在所描述之實施例中，形成蝕刻停止層301(如第3B圖所示)於底層115及絕緣層117之間而有助於研磨絕緣層117之製程，將於後文更詳加敘述。
第3A圖繪示出半導體結構300之一部分。半導體結構300可為製造積體電路時之中間結構。在一些實施例中，半導體結構300包括基底層101以及基底層101上之目標結構103。基底層101包括基板105、基板105上之一或多個主動及/或被動裝置107、以及上述一或多個主動及/或被動裝置107上之互連結構109。
請參照第3A圖，形成多層罩幕125(如第3F圖所示)之底層115於目標結構103之上，並對其進行退火處理。在一些實施例中，使用類似於前文參照第1A圖所述之方法形成底層115並對其進行退火處理，於此將不再贅述。
請參照第3B圖，形成蝕刻停止層301於底層115之上。蝕刻停止層301可包括介電材料。適當之介電材料可包括氧化物(例如：氧化矽、HfO2、ZrO2、La2O3、Al2O3、TiO2、Ta2O5 或類似之材料)、氮化物(例如：SiN或類似之材料)、碳化物(例如：SiC或類似之材料)、氮氧化物(例如：SiON、AlON或類似之材料)、碳氧化物(例如：SiOC或類似之材料)、碳氮化物(例如：SiCN或類似之材料)、碳氧氮化物(例如：SiONC或類似之材料)、上述之組合或類似之材料。可使用旋轉塗佈法、化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法、類似之方法或上述之組合形成介電材料。在一些實施例中，所形成之蝕刻停止層301之厚度可為約2nm至50nm，且蝕刻停止層301之頂表面可為非平坦之表面。在一些實施例中，選擇蝕刻停止層301之材料，使得蝕刻停止層301之蝕刻速率小於後續形成於蝕刻停止層301上之絕緣層117(如第3C圖所示)之蝕刻速率。如後文將詳述之內容，蝕刻停止層301係用來幫助研磨絕緣層117之製程。
請參照第3C圖，形成絕緣層117於蝕刻停止層301之上並對其進行退火處理。在一些實施例中，使用類似於前文參照第1B圖所述之方法形成絕緣層117並對其進行退火處理，於此將不再贅述。在一些實施例中，可選擇絕緣層117及蝕刻停止層301之材料，使得絕緣層117之蝕刻速率大於蝕刻停止層301之蝕刻速率。在一些實施例中，蝕刻停止層301上之絕緣層117之蝕刻選擇性約大於4。
請參照第3D圖，研磨絕緣層117以平坦化半導體結構300之頂表面。在一些實施例中，可使用化學機械研磨製程平坦化絕緣層117。在一些實施例中，絕緣層117之蝕刻速率大於蝕刻停止層301之蝕刻速率，上述之平坦化製程可在蝕刻停 止層301露出時停止。在替代的實施例中，上述研磨製程可包括拋光、蝕刻、類似之製程或上述之組合。
請參照第3E圖，在研磨半導體結構300之頂表面之後，蝕刻絕緣層117、蝕刻停止層301、以及底層115，以從底層115完全移除絕緣層117及蝕刻停止層301並減少底層115之厚度。在一些實施例中，上述蝕刻製程非選擇性地蝕刻絕緣層117、蝕刻停止層301、以及底層115。歸因於上述蝕刻製程之非選擇性，繪示於第3D圖中之半導體結構300之平坦頂表面被轉移至底層115之平坦頂表面。在一些實施例中，可使用類似於前文參照第1D圖所述之方法蝕刻絕緣層117、蝕刻停止層301、以及底層115，於此處將不再贅述。
在一些實施例中，於蝕刻絕緣層117、蝕刻停止層301、及底層115之前，可視情況對絕緣層117、蝕刻停止層301以及底層115進行退火處理。上述退火處理可改善用以蝕刻絕緣層117、蝕刻停止層301、以及底層115之蝕刻製程的非選擇性。在一些實施例中，上述退火製程改變了絕緣層117、蝕刻停止層301、以及底層115之蝕刻速率，使得蝕刻速率之差異降低。
請參照第3E圖，形成第一中間層119於底層115之上。在一些實施例中，可使用類似於前文參照第1E圖所述之方法形成第一中間層119，於此將不再贅述。在一些實施例中，形成第二中間層121於第一中間層119上。在一些實施例中，第二中間層121可充當底部抗反射塗層。在一些實施例中，可使用類似於前文參照第1E圖所述之方法形成第二中間層121，於 此將不再贅述。在一些實施例中，形成頂層123於第二中間層121上。在一些實施例中，頂層123包括光阻材料，且可使用旋轉塗佈法或類似之方法形成。在一些實施例中，底層115、第一中間層119、第二中間層121、以及頂層123形成了多層罩幕125。在其他實施例中，省略第二中間層121，則底層115、第一中間層119、以及頂層123形成了多層罩幕125。在一些實施例中，圖案化多層罩幕125以於底層115中形成所欲之圖案。接著，使用圖案化之底層115作為蝕刻罩幕圖案化目標結構103。
第4圖係為根據本揭露之一些實施例所繪示之形成多層罩幕之方法400的流程圖。上述方法開始於步驟401，如前文參照第3A圖所述之內容，其形成富碳層(例如：第3A圖中所繪示之底層115)於目標結構(例如：第3A圖中所繪示之目標結構103)之上。於步驟403中，如前文參照第3A圖所述之內容，對富碳層進行退火處理。於步驟405中，如前文參照第3B圖所述之內容，形成蝕刻停止層(例如：第3B圖中所繪示之蝕刻停止層301)於富碳層上。如前文參照第3C圖所述之內容，於步驟407中，形成絕緣層(例如：第3C圖中所繪示之絕緣層117)於蝕刻停止層之上。於步驟409中，如前文參照第3C圖所述之內容，對上述絕緣層進行退火處理。於步驟411中，如前文參照第3D圖所述之內容，研磨上述絕緣層。於步驟413中，如前文參照第3D圖所述之內容，對上述富碳層、蝕刻停止層、以及絕緣層進行退火處理。在其他實施例中，可省略步驟413，而步驟411則直接接續至步驟415。於步驟415中，如前文參照第3E圖所述之內容，非選擇性地蝕刻上述富碳層、蝕刻停止層、以及絕緣層。 於步驟417中，如前文參照第3F圖所描述之內容，形成含矽膜層(例如：第3F圖中所繪示之第一中間層119)於富碳層之上，並且形成光阻層(例如：第3F圖中所繪示之頂層123)於上述之含矽膜層之上。在替代的實施例中，如前文參照第3F圖所描述之內容，於步驟417中，可視情況形成有機底部抗反射塗層(例如：第3F圖中所繪示之第二中間層121)於上述含矽膜層及光阻層之間。
於此處所呈現之各種實施例可提供許多優點。舉例而言，於此處所述之實施例可形成具有較佳平坦度(planarity)之多層罩幕。各實施例可更進一步改善多層罩幕之整體(globally，晶圓中)或局部(locally，晶粒中)之平坦度。具有較佳平坦度之多層罩幕可更進一步降低臨界尺寸(critical dimension，簡稱CD)以及焦點深度(depth of focus，簡稱DOF)。因此，於微影製程中，可使用上述之多層罩幕形成小尺寸之特徵。
根據一實施例，一種方法包括形成第一絕緣層於基板之上，上述第一絕緣層具有非平坦之頂表面，上述第一絕緣層具有第一蝕刻速率。形成第二絕緣層於第一絕緣層上，上述第二絕緣層具有非平坦之頂表面，上述第二絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於第一蝕刻速率。研磨第二絕緣層，上述之研磨步驟移除了部分之第二絕緣層。非選擇性地凹蝕第一絕緣層及第二絕緣層。
根據另一實施例，一種方法包括形成目標結構於基板上。形成第一富碳層於上述目標結構之上，上述第一富碳 層具有第一蝕刻速率。對第一富碳層進行退火處理。形成絕緣層於第一富碳層之上，上述絕緣層具有第二蝕刻速率，上述第二蝕刻速率大於第一蝕刻速率。對上述絕緣層進行退火處理。研磨上述絕緣層直到至少露出部分之上述第一富碳層。非選擇性地蝕刻上述第一富碳層及絕緣層。
根據又一實施例，一種方法包括以第一旋塗碳材料(SOC)塗佈基板，上述第一旋塗碳材料具有非平坦之頂表面。在上述第一旋塗碳材料上進行第一退火製程。形成絕緣層於第一旋塗碳材料上，上述絕緣層具有非平坦之頂表面。在上述絕緣層上進行第二退火製程。在上述絕緣層上進行化學機械研磨製程，在上述化學機械研磨製程之後，至少部分之絕緣層殘留於第一旋塗碳材料之上。非選擇性地薄化上述第一旋塗碳材料以及絕緣層以形成薄化之第一旋塗碳材料，上述薄化之第一旋塗碳材料具有平坦之頂表面。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。
100‧‧‧半導體結構
101‧‧‧基底層
103‧‧‧目標結構
105‧‧‧基板
107‧‧‧主動及/或被動裝置
109‧‧‧互連結構
111‧‧‧元件
113‧‧‧凹口
115‧‧‧多層罩幕之底層
117‧‧‧絕緣層

Claims (10)

  1. 一種半導體裝置之形成方法，包括：形成一第一絕緣層於一基板上，該第一絕緣層具有非平坦(non-planar)之頂表面，該第一絕緣層具有一第一蝕刻速率；形成一第二絕緣層於該第一絕緣層上，該第二絕緣層具有非平坦之頂表面，該第二絕緣層具有一第二蝕刻速率且該第二蝕刻速率大於該第一蝕刻速率；研磨該第二絕緣層以移除部分之該第二絕緣層；以及非選擇性地凹蝕該第一絕緣層及該第二絕緣層。
  2. 如申請專利範圍第1項所述的方法，更包括退火該第一絕緣層。
  3. 如申請專利範圍第1項所述的方法，更包括退火該第二絕緣層。
  4. 如申請專利範圍第1項所述的方法，在研磨該第二絕緣層的步驟之後，更包括退火該第一絕緣層與該第二絕緣層，其中該第二蝕刻速率與該第一蝕刻速率之間的一差異減少。
  5. 如申請專利範圍第1項所述的方法，更包括於該第一絕緣層與該第二絕緣層之間形成一第三絕緣層，該第三絕緣層具有非平坦的頂表面，該第三絕緣層具有一第三蝕刻速率，該第二蝕刻速率大於該第三蝕刻速率。
  6. 如申請專利範圍第1項所述的方法，更包括：在非選擇性地凹蝕該第一絕緣層與該第二絕緣層的步驟之後，於該第一絕緣層之上形成一含矽的膜層；以及 於該含矽的膜層之上形成一光阻層。
  7. 一種半導體裝置的形成方法，包括：形成一第一絕緣層於一基板上，該第一絕緣層具有非平坦的頂表面；形成一第二絕緣層於該第一絕緣層上，該第二絕緣層具有非平坦的頂表面；部分地移除該第二絕緣層，該第二絕緣層的一剩餘部分具有平坦的頂表面，其中部分地移除該第二絕緣層的步驟包括對該第二絕緣層進行一研磨製程；以及非選擇性地蝕刻該第一絕緣層與該第二絕緣層的該剩餘部分。
  8. 如申請專利範圍第7項所述的方法，其中部分地移除該第二絕緣層的步驟包括露出該第一絕緣層的該非平坦的頂表面的至少一部分。
  9. 一種半導體裝置的形成方法，包括：形成一結構於一基底層之上；形成一第一富碳層於該結構之上，該第一富碳層具有非平坦的頂表面；退火該第一富碳層；形成一絕緣層於該第一富碳層之上，該絕緣層具有非平坦的頂表面；退火該絕緣層；研磨該絕緣層；以及非選擇性地凹蝕該第一富碳層與該絕緣層。
  10. 如申請專利範圍第9項所述的方法，其中該第一富碳層具有一第一蝕刻速率，其中該絕緣層具有一第二蝕刻速率，且其中該第二蝕刻速率大於該第一蝕刻速率。
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