TWI774415B - 形成半導體裝置的方法 - Google Patents

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陳冠亘
洪嘉陽
潘昇良
林煥哲
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體裝置的方法包含：形成第一導電特徵於設置於基板之上的第一介電層之中；形成第二介電層於第一介電層之上；使用圖案化的遮罩層來蝕刻第二介電層以形成開口於第二介電層中，其中開口暴露出第一導電特徵；在蝕刻之後，執行灰化製程以移除圖案化的遮罩層；在灰化製程之後，濕法清潔開口，其中濕法清潔擴大開口的底部；以及用第一電性導電材料填充開口。

Description

形成半導體裝置的方法
本揭示內容提供一種形成半導體裝置的方法。
高密度積體電路(諸如超大型積體電路(very large scale integration；VLSI))通常由複數個金屬互連線形成，以用作三維佈線結構。金屬互連線的目的是將緊密封裝的裝置正確地連接在一起。隨著整合水準的提高，金屬互連線之間的寄生電容效應會相應增加，其導致RC延遲和串擾(cross-talk)。為了減小金屬互連線之間的寄生電容並提高金屬互連線之間傳導速度，通常使用低k介電材料來形成層間介電(inter-layer dielectric；ILD)層以及金屬間介電(inter-metal dielectric；IMD)層。
金屬線和通孔形成於IMD層中。形成製程可以包括在第一導電特徵之上形成蝕刻停止層，以及在蝕刻停止層之上形成低k介電層。低k介電層和蝕刻停止層經圖案化以形成凹槽和介層開口。然後用導電材料填充凹槽和介層開口，接著藉由平坦化製程以移除多餘的導電材料，從 而形成金屬線和通孔。
隨著特徵尺寸在先進的半導體製程中持續縮小，半導體製程出現新的挑戰。因此，在本領域中需要一種適合先進的半導體製程之用於互連結構的結構以及方法。
本揭示內容提供一種形成半導體裝置的方法，包含以下操作。形成第一導電特徵於第一介電層中，第一介電層中設置於基板之上。形成第二介電層於第一介電層之上。使用圖案化的遮罩層蝕刻第二介電層以形成開口於第二介電層中，其中開口暴露出第一導電特徵。在蝕刻之後，執行灰化製程，以移除圖案化的遮罩層。在灰化製程之後，濕法清潔開口，其中濕法清潔擴大開口的底部。用第一電性導電材料填充開口。
本揭示內容提供一種形成半導體裝置的方法，包含以下操作。形成第一導電特徵於第一介電層中。形成第二介電層於第一介電層之上。形成開口於第二介電層中以暴露出第一導電特徵的上表面，其中形成開口包含執行各向異性電漿蝕刻製程。在形成開口之後，用與各向異性電漿蝕刻製程不同的電漿製程處理第一導電特徵。在電漿製程之後，使用去離子水清潔開口，其中清潔擴大開口的底部。
本揭示內容提供一種形成半導體裝置的方法，包含以下操作。形成第一導電特徵於第一介電層中，第一介電層設置基板之上。形成第二介電層於第一介電層之上。蝕 刻第二介電層以形成開口於第二介電層中，其中第一導電特徵在開口的底部處被暴露。在蝕刻之後，用電漿製程處理第一導電特徵，其中電漿製程將第一導電特徵的上部部分轉換成第一材料。在電漿製程之後，通過濕法清潔製程清潔開口，其中濕法清潔製程包含使用去離子水的濕法清潔步驟，其中去離子水移除第一材料，並擴大開口的底部。在清潔之後，用電性導電材料填充開口。
100:半導體裝置
101:基板
103:半導體鰭片
105:隔離區
107:源極/汲極區
109:閘極結構
111:閘極間隔物
113:接觸插塞
115:帽層
116:遮罩層
117:層間介電(ILD)層
119:蝕刻停止層(ESL)
121:金屬間介電(IMD)層
121S:側壁
122:開口
123:底部抗反射塗膜(BARC)層
125:中間層
126:三層的光阻劑
127:頂部光阻層
129:圖案
131:區域
133:導電材料/穿孔
135:阻障層
137:導電材料
139:介電層
141:穿孔
143:穿孔
1000:流程圖
1010:方塊
1020:方塊
1030:方塊
1040:方塊
1050:方塊
1060:方塊
A:深度
B:寬度
C:寬度
當結合隨附圖式進行閱讀時，本揭示內容之態樣將能被充分地理解。應注意的是，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖至第3圖、第4A圖、第4B圖以及第5圖至第8圖為根據本揭示內容之一實施方式所繪示之半導體裝置在製程各個階段中的剖面示意圖。
第9圖為根據本揭示內容之一些實施方式所繪示之形成半導體裝置的方法的流程圖。
以下揭示提供許多不同實施方式或實施例，用於實現本揭示內容的不同特徵。以下敘述部件與佈置的特定實施方式，以簡化本揭示內容。這些當然僅為實施例，並且不是意欲作為限制。舉例而言，在隨後的敘述中，第一特 徵在第二特徵上方或在第二特徵上的形成，可包括第一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。
除此之外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本揭露中所使用的空間相對用語同樣可相應地進行解釋。在本文中，除非另有說明，否則不同圖式中的相同或相似圖式標記所指為使用相同或相似材料通過相同或相似形成方法所形成的相同或相似元件。
根據一些實施方式，提供了半導體裝置的互連結構及其形成方法。在一些實施方式中，執行各向異性電漿蝕刻製程以形成開口於第二介電層中，其中開口在第二介電層下面的第一介電層中暴露出導電特徵。在形成開口之後，導電特徵經過電漿製程處理，其中電漿製程將導電特徵的上部轉換為第一材料。在電漿製程之後，使用去離子水(deionized water；DIW)執行多步驟(multi-step)濕法清潔製程(wet cleaning process)以清潔開口。DIW溶解並移除第一材料，從而擴大開口的底部。然後形成導電材料以填充開口以形成穿孔。由於CMP研磨液會從穿孔 和第二介電層之間的裂縫中滲入，且CMP研磨液可能會腐蝕導電特徵，然而，穿孔之擴大的底部部份的形成可以捕獲CMP研磨液，並可以減少導電特徵的上表面的凹陷。
第1圖至第3圖、第4A圖、第4B圖以及第5圖至第8圖為根據本揭示內容之一實施方式所繪示之半導體裝置100在製程各個階段中的剖面示意圖。半導體裝置100可以包含主動裝置(例如，電晶體、二極體或類似者)和/或被動裝置(例如，電容器、電感器、電阻器或類似者)的裝置晶圓。在一些實施方式中，半導體裝置100為中介層晶圓(interposer wafer)，其可包含或不包含主動裝置和/或被動裝置。根據本揭示內容之又一個實施方式，半導體裝置100為封裝基材條(strip)，其可以為有芯的封裝基材或是為無芯的封裝基材。在隨後的討論中，將裝置晶圓用作半導體裝置100的一個實施例。如本領域技術人員所容易理解的，本揭示內容的教示還可以應用於中介層晶圓、封裝基材或其他的半導體結構。
如第1圖所繪示，半導體裝置100包含半導體基板101(也可稱為基板)。半導體基板101可包含半導體材料，諸如矽、摻雜或未摻雜、絕緣層上矽晶(semiconductor-on-insulator；SOI)基板的主動層。半導體基板101可包含其他半導體材料，諸如鍺；包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、和/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導 體；或其組合。也可使用其他基板，諸如多層或梯度基板。
電子組件(諸如電晶體、電阻器、電容器、電感器、二極體或類似者)形成於基板101中或是基板101上，例如，形成於半導體製造的前段製程(front-end-of-line；FEOL)中。在第1圖的實施例中，多個半導體鰭片103(也可稱為鰭片)形成為突出於基板101之上。多個隔離區105(諸如淺溝槽隔離(shallow-trench isolation；STI)區)形成於多個半導體鰭片103之間或是多個半導體鰭片103周圍。閘極結構109形成於半導體鰭片103之上。每一個閘極結構109可例如為包含閘電極的金屬閘極結構、圍繞閘電極的一或多個功函數層、以及圍繞一或多個功函數層的閘極介電層。閘極結構109的細節是本領域技術人員所已知的，因此於此不再贅述。閘極間隔物111沿著閘極結構109的側壁而形成。在第1圖中的實施例中，帽層115(例如，一層的鎢)形成於閘極結構109之上，且遮罩層116(例如，氮化鈦)形成於帽層115之上。源極/汲極區107(諸如磊晶源極/汲極區)形成於閘極結構109的相對側上。
在形成電子組件(例如，FinFET)之後，層間介電(inter-layer dielectric；ILD)層117形成於半導體基板101之上且圍繞閘極結構109。ILD層117可填充閘極結構109之間的空間。根據一些實施方式，ILD層117包含氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass； BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)或類似者。ILD層117可利用以下方法來形成，旋轉塗佈、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)或類似者。
仍參照第1圖，接觸插塞113(諸如源極/汲極接觸)形成於ILD層117中，接觸插塞113將源極/汲極區107電性耦合至隨後形成的導電特徵，諸如金屬線、通孔和在源極/汲極區107之上的導電柱。應注意的是，除非另有說明，否則在本揭示內容中的導電特徵所指為電性導電特徵，且導電材料所指為電性導電材料。在一示例的實施方式中，接觸插塞113由諸如鈷的導電材料組成，但也可使用其他合適的導電材料來組成(諸如鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金和/或其多層)。接觸插塞113的形成可包含形成接觸開口於ILD層117中以暴露源極/汲極區107、形成一或多個導電材料於接觸開口中、以及執行平坦化製程(諸如化學機械研磨(chemical mechanical polish；CMP))使得接觸插塞113的頂表面與ILD層117的頂表面齊平。可執行類似的製程以形成閘極接觸(未繪示)於閘極結構109之上且電性耦合至閘極 結構109。在一些實施方式中，閘極接觸是通過形成於穿過遮罩層116和帽層115的開口以暴露閘極結構109的閘電極，然後用導電材料(諸如鎢)填充開口。閘極接觸可能與接觸插塞113的剖面不同，因此未繪示於第1圖中。
接著，蝕刻停止層(etch stop layer；ESL)119形成於ILD層117之上。在一些實施方式中，ESL 119包含通過PECVD形成的氮化矽，但也可使用其他介電材料(諸如例如氮化物、碳化物、其組合或類似者)，且可替代的使用形成ESL 119的替代技術，諸如LPCVD、PVD或類似者。在一些實施方式中，省略ESL 119。
接著，金屬間介電(inter-metal dielectric；IMD)層121形成於ESL 119(若有形成)之上，且位於ILD層117之上。IMD層121可由介電材料形成，諸如氧化矽、氮化矽、碳化矽、氮氧化矽或類似者。根據一些實施方式，IMD層121由低於3.0的介電常數(k值)之低k介電材料形成，諸如約2.5、約2.0或甚至更低。IMD層121可包括含碳的低k介電材料、氫倍半氧矽烷(hydrogen silsesquioxane；HSQ)、甲基倍半氧矽烷(methyl silsesquioxane；MSQ)或類似者。舉例來說，IMD層121的形成可包括沉積含致孔劑介電材料(porogen-containing dielectric material)於ILD層117之上，然後執行固化製程(curing process)以驅除致孔劑，從而形成多孔的IMD層121。也可使用其他合適的方法來形成IMD層121。
接著，在第2圖中，三層的光阻劑126形成於IMD層121之上，三層的光阻劑126包含頂部光阻層127、中間層125以及底部抗反射塗膜(底部anti-reflective coating；BARC)層123。三層的光阻劑126的BARC層123可包含有機或無機材料。中間層125可包含氮化矽、氮氧化矽或類似者，中間層125對頂部光阻層127具有蝕刻選擇性，使得頂部光阻層127可以用作遮罩層以圖案化中間層125。頂部光阻層127可包含光敏材料。可以使用任何合適的沉積方法(諸如PVD、CVD、旋轉塗佈、類似者或其組合)來形成三層的光阻劑126。
一旦形成三層的光阻劑126，在頂部光阻層127中形成圖案129(例如，開口)。在一實施方式中，藉由(例如)圖案化光罩(reticle)，通過將頂部光阻層127中的光敏材料暴露於圖案化的能量源(例如，光)來圖案化頂部光阻層127。能量的影響將導致化學反應，其化學反應為在光敏材料中受圖案化的能量源影響的部分，從而改變了光阻劑的暴露部分的物理性能，使得頂部光阻層127的暴露部分的物理性能不同於頂部光阻層127的未暴露部分的物理性能。然後可以用顯影劑來顯影頂部光阻層127，以移除頂部光阻層127的暴露部分或是頂部光阻層127的未暴露部分，其取決於頂部光阻層127是使用負光敏材料或是正光敏材料。頂部光阻層127的剩餘部分形成圖案化的光阻層。接著，在頂部光阻層127中的圖案129延伸穿過中間層125和BARC層123，並利用合適的方法(諸如一或 多個各向異性蝕刻製程)將圖案129轉移至IMD層121。
第3圖繪示在頂部光阻層127的圖案轉移至IMD層121之後的半導體裝置100之剖面示意圖。在一些實施方式中，執行各向異性蝕刻製程(諸如各向異性電漿蝕刻製程)以轉移頂部光阻層127的圖案。各向異性電漿蝕刻製程為反應離子蝕刻(reactive-ion etching；RIE)製程，在一些實施方式中，其利用例如含氟的蝕刻氣體(諸如包含碳氟氫的蝕刻氣體(CxHyFz，諸如CHF3))來執行。如第3圖中所繪示，在各向異性電漿蝕刻製程之後，在IMD層121中形成開口122(也可稱為介層開口)，且開口122延伸穿過ESL 119(若有形成)，其中開口122暴露下層的接觸插塞113的頂表面。在第3圖的實施例中，開口122的底部與ILD層117的上表面齊平。第3圖繪示出兩個開口122，其為非限制性的實施例。如本領域技術人員所容易理解的，可以形成其他開口以暴露其他接觸插塞113的上表面。在一些實施方式中，在各向異性電漿蝕刻製程期間，可將蝕刻氣體中的氟(F)佈植到接觸插塞113中，並且可以稱為接觸插塞113中的氟不純物。
在各向異性電漿蝕刻製程之後，移除三層的光阻劑126。在一些實施方式中，執行灰化製程(電漿製程)以移除三層的光阻劑126。可利用氣體源來執行灰化製程，氣體源包含氫氣(H2)和合適的惰性氣體(諸如Ar或He)之混合物。換句話說，用於灰化製程的氣體源可為H2和Ar之混合物、或是H2和He之混合物。
在一示例的實施方式中，利用包含H2和Ar之混合物的氣體源來執行灰化製程。在一些實施方式中，氣體源(例如，H2和Ar)被點燃成用於灰化製程的電漿。在灰化製程期間，由氣體源產生的H+自由基進入接觸插塞113，與接觸插塞113(由上述討論的電漿蝕刻製程產生以產生開口122)內部的氟不純物碰撞，並將氟不純物帶到接觸插塞113的上表面。在繪示的實施方式中，被帶到接觸插塞113的上表面的氟不純物與接觸插塞113例如鈷的材料反應形成例如氟化鈷(CoxFy諸如CoF2、CoF3)。換句話說，在繪示的實施方式中，接觸插塞113的上部部分(例如，接觸插塞113的上表面附近的部分)轉化成氟化鈷。尤其，在繪示的實施方式中，用於灰化製程的氣體源不含氮。這是因為含有氮的氣體源可能會將接觸插塞113的上部部分轉化成在灰化製程中的氮化鈷，且氮化鈷不能通過隨後的濕法清潔製程來移除，以形成開口122之擴大的底部部份。
在一些實施方式中，灰化製程的氣體源中的惰性氣體(例如，Ar)和H2之間的混合比R(例如，體積比或流率比)等於或小於2(例如，R
Figure 110121025-A0305-02-0013-2
2)。若混合比R大於2，H+自由基可能被稀釋得太多，可能無法與氟不純物充分碰撞並將不純物驅動至接觸插塞113的上表面。如下文將參考第4A圖所討論，氟化鈷(由氟不純物和鈷在接觸插塞113的上表面之間的反應形成的)將通過隨後的濕法清潔製程移除以在接觸插塞113的上表面中形成凹槽，從而形 成用於開口122之擴大的底部部份。因此，大於2的混合比R將不利地影響接觸插塞113的H+自由基處理的效率，並且可能在接觸插塞113的上表面處防止凹槽的形成。
在一些實施方式中，為了確保灰化製程對接觸插塞113的充分處理，根據接觸插塞中氟(fluoride)的濃度來調和(例如調整)灰化製程的製程條件。舉例來說，接觸插塞113中氟的濃度高時(例如，大於15原子百分比)，灰化製程的RF功率(例如，用於將氣體源點燃成電漿)和/或灰化製程的製程時間可能會增加。另外，或者可選地，接觸插塞113中氟的濃度高時(例如，大於15原子百分比)，可以降低接觸插塞113其灰化製程的壓力。增加的電漿功率、增加的製程時間和/或降低的壓力有助於提高H+自由基與氟不純物碰撞的可能性。以一個實施例來說，為了確定接觸插塞113中氟的濃度，可以通過與上述討論之相同的各向異性電漿蝕刻製程對測試晶片進行處理，然後執行X-射線光電子能譜(X-ray photoelectron spectroscopy；XPS)測量來確定氟的濃度。
接下來，在第4A圖中，執行濕法清潔製程以清潔開口122。在一些實施方式中，在三個連續的步驟中執行濕法清潔製程。第一清潔步驟是使用去離子水(deionized water；DIW)來進行，也可以稱為DIW清潔步驟。DIW清潔步驟可執行例如約50秒。灰化製程將接觸插塞113的上部部分轉換為氟化鈷。在一些實施方式中，接觸插塞113的上部部分(其為氟化鈷)溶解DIW中，並由DIW清 潔步驟來移除。接著，利用酸(諸如4-甲基-2-(苯氨)-1,3-噻唑-5-羧酸，也可稱為MS9600酸)來執行第二清潔步驟。第二清潔步驟也可稱為酸清潔步驟。酸清潔步驟可執行例如約120秒。接著，利用異丙醇(isopropyl alcohol；IPA)來執行第三清潔步驟，因此也可稱為IPA清潔步驟。IPA清潔步驟可執行例如約10秒至約100秒。應注意的是，在一些實施方式中，在完成每個清潔步驟之後以及在執行下一個處理步驟(例如，下一個清潔步驟)之前，移除每個清潔步驟的清洗液(cleaning fluid)和副產物(如果有)。
如上所述，濕法清潔製程移除了接觸插塞113的上部部分，從而擴大了開口122的底部。如第4A圖所繪示，濕法清潔製程凹陷接觸插塞113的上表面，例如，低於ILD層117的上表面。因此，開口122之擴大的底部部份延伸至接觸插塞113中，並在IMD層121下形成底切。換句話說，每一個開口122之擴大的底部部份大於開口122，因此，橫向延伸超過被開口122暴露的IMD層121的側壁。第4A圖中，每一個開口122之擴大的底部部份具有弧形側壁，且類似於橢圓形的部分。對於開口122之擴大的底部部份的剖面來說，除了繪示的形狀之外，還包括其他形狀，並且完全意欲包括在本揭示內容的範疇內。
在一些實施方式中，在濕法清潔製程之後，執行電漿製程以移除由濕法清潔製程和/或先前的蝕刻製程留下 的副產物(例如，含碳的副產物)。利用包含氧(O2)的氣體源來執行電漿製程。氣氣體被點燃成電漿，且將電漿供應至開口122以移除例如含碳的副產物。電漿製程的溫度可為例如160℃。
第4B圖繪示第4A圖中的區域131的放大視圖。如第4B圖所示，開口122之擴大的底部部分具有寬度C，寬度C例如為擴大的底部部份之最寬處的相對側壁之間，且深度A為在ILD層117的上表面和開口122的底部之間。另外，開口122的底切部分具有寬度B。換句話說，開口122的底切部分由寬度B的距離延伸超過IMD層121的側壁121S。在一些實施方式中，深度A和寬度C之間的比例介於0.28和0.32之間(例如，0.28
Figure 110121025-A0305-02-0016-3
A/C
Figure 110121025-A0305-02-0016-5
0.32)。在一些實施方式中，深度A和寬度B之間的比例介於0.9和1.1之間(例如，0.9
Figure 110121025-A0305-02-0016-6
A/B
Figure 110121025-A0305-02-0016-8
1.1)。在一些實施方式中，寬度B和寬度C之間的比例介於0.28和0.31之間(例如，0.28
Figure 110121025-A0305-02-0016-10
B/C
Figure 110121025-A0305-02-0016-11
0.31)。在一些實施方式中，深度A和寬度B之間的差異小於1nm(例如，A-B<1nm)。
接著，在第5圖中，導電材料133(諸如鎢)形成於開口122中以填充開口122。導電材料133可能過量填充開口122且延伸到IMD層121的上表面之上。在一些實施方式中，相較於例如整塊的形成方法(諸如CVD或PVD)，利用合適的形成方法(例如，慢ALD(slow ALD；SALD)製程)在接觸插塞113上選擇性地形成導電材料 133，使得導電材料133以自下而上的方式(bottom-up fashion)形成，從而較好的填充開口122(例如，較少孔洞或沒有孔洞)。如第5圖所繪示，導電材料133填充開口122之擴大的底部部份的底切部分，因此，形成具有擴大的底部部份的穿孔133。每一個穿孔133之擴大的底部部份大於穿孔133的上覆部分(例如，靠近IMD層121的下表面的IMD層121的相對側壁之間的部分)。在一些實施方式中，每一個穿孔133之擴大的底部部份橫向延伸超過面向穿孔133的IMD層121之相對側壁。
接著，在第6圖中，阻障層135形成於IMD層121的上表面之上。阻障層135可包含鈦、氮化鈦或類似者，其可藉由合適的形成方法來形成，諸如PVD、CVD、ALD或類似者。接著，導電材料137形成於阻障層135之上。在繪示的實施方式中，導電材料137與導電材料133是相同的材料(例如，鎢)，但是由不同的形成方法形成。舉例來說，不是選擇性的形成方法，導電材料133為自下而上的形成方法，導電材料137為整塊的形成方法(諸如CVD、PVD或濺鍍)。可以使用整塊的形成方法來減少形成導電材料137的製程時間。
接著，在第7圖中，執行平坦化製程(諸如CMP)以自IMD層121的上表面移除導電材料137以及阻障層135，並達到在IMD層121和穿孔133之間的共面上表面。在一些實施方式中，導電材料137和阻障層135之間的介面當作CMP製程的蝕刻停止記號，使得在暴露IMD 層121的上表面之後，CMP製程得以停止。
隨著特徵尺寸在先進的處理節點中的繼續縮小，因為介電層開口的高深寬比，所以孔133的形成變得越來越困難。為了更容易的填充介層開口，可以形成沒有阻障層或黏著層的穿孔133。所以，穿孔133及其周圍的層(例如，IMD層121和ESL 119)之間的黏著力可能降低，並且在例如穿孔133和IMD層121/ESL 119之間可能存在微小的裂紋。在CMP製程期間，CMP製程中使用的研磨液(slurry)(也可以稱為CMP研磨液)可能會通過裂縫滲透(滲入)到接觸插塞113。研磨液對於接觸插塞113的材料(例如，鈷)可能具有高蝕刻選擇性(例如，具有高蝕刻速率)，因此，可能會導致接觸插塞113的上表面凹陷，從而導致穿孔133和下面的接觸插塞113之間不可靠的電連接。本揭示的方法通過擴大介電層開口的底部，可以形成具有擴大的底部部分的穿孔133。穿孔133之擴大的底部部份在裂縫周圍形成更好的密封，舉例來說，ESL 119的底表面處減少可通過ESL 119滲透的CMP研磨液的量。另外，穿孔133之擴大的底部部份也可能會捕獲少量通過ESL 119滲透的CMP研磨液。所以，在CMP製程期間，CMP研磨液可能會滲透穿過穿孔133和IMD層121之間的裂縫(例如，沿著穿孔133的側壁)，但是大多數的CMP研磨液不是被穿孔133之擴大的底部部分阻止在ESL 119中，就是被穿孔133之擴大的底部部分捕獲。因此，減少或消除了到達接觸插塞113的CMP研磨液的 量，從而減少或防止了對接觸插塞113的處理。另一個優點是由於擴大的底部部分而減小了穿孔133的電阻，這也可以減小所形成的半導體裝置的RC延遲。
接著，在第8圖中，介電層139形成於IMD層121之上。介電層139可以由與IMD層121相同或相似的形成方法形成以及與IMD層121相同或相似的材料，因此於此不再贅述。接著，穿孔141形成於介電層139中，並電耦合至下面的穿孔133。可以通過在介電層139中形成介電層開口以暴露出下面的穿孔133，用導電材料填充介電層開口，並且在填充介電層開口之後執行CMP製程來形成穿孔141。在繪示的實施方式中，穿孔141由與穿孔133相同的材料(例如，鎢)形成。在第8圖的實施例中，穿孔141沒有和穿孔133一樣之擴大的底部部份，這是因為用於CMP製程的研磨液對接觸插塞113的材料(例如，鈷)具有高的蝕刻速率，但是對穿孔133的材料(例如，鎢)具有低蝕刻速率。在其他實施方式中，穿孔141可以形成為具有與穿孔133之擴大的底部部份相同或相似之擴大的底部部份。
在第8圖的處理之後可以進行附加的處理步驟，以完成半導體裝置100的製造。舉例來說，穿孔143可以形成在閘極結構109上並與之電耦合。穿孔143可以形成為延伸穿過IMD層121和介電層139，以與閘極結構109的帽層115(例如，鎢)接觸(例如，物理接觸)。可以在介電層139上形成介電層的附加層，並且可以在介電層的附 加層中形成導電特徵(例如，導電線和穿孔)以形成半導體裝置100的互連結構，其中互連結構將下面的電子組件電互連以形成功能電路。於此不討論其細節。
可能有本揭示的實施方式之變型，並且完全意欲包括在本揭示內容的範疇內。舉例來說，儘管所揭示的方法是在源極/汲極接觸插塞上形成穿孔的背景下所描述的，但是本揭示內容的精神可應用於形成導電特徵(例如，穿孔)於半導體裝置的其他介電層中，其中半導體裝置在其他類型的導電特徵(例如，導電線)上。在其他的實施例中，除了穿孔133之外，在穿孔133上形成的其他穿孔(例如，穿孔141)也可以形成有擴大的底部部份。
實施方式可以達到一些優點。所揭示的方法形成具有擴大的底部部份的介層開口，其允許形成具有擴大的底部部份的穿孔(例如，穿孔133)。穿孔之擴大的底部部份減少了通過穿孔和圍繞穿孔的介電層之間的裂縫所滲入的CMP研磨液的量，從而減少了位於穿孔下方的導電特徵(例如，接觸插塞113)的凹陷，並改善了穿孔與下面的導電特徵之間的電連接之可靠性。其他優點包括減少了穿孔的電阻，並減少了所形成元件的RC延遲。
第9圖為根據本揭示內容之一些實施方式所繪示之形成半導體裝置的方法的流程圖1000。應當理解的是，第9圖所示的實施方式方法僅僅是許多可能的實施方式方法的實施例。本領域普通技術人員將認識到許多變化、替代和修改。舉例來說，第9圖所示的各個步驟可以添加、 移除、替換、重新排列或重複。
參考第9圖，在方塊1010處，第一導電特徵形成於第一介電層中，第一介電層設置於基板之上。在方塊1020處，第二介電層形成於第一介電層之上。在方塊1030處，利用圖案化的遮罩層蝕刻第二介電層以形成開口於第二介電層中，其中開口暴露出第一導電特徵。在方塊1040處，在蝕刻之後，執行灰化製程以移除圖案化的遮罩層。在方塊1050處，在灰化製程之後，通過濕法清潔製程清潔開口，其中濕法清潔製程擴大開口的底部。在方塊1060處，用第一電性導電材料填充開口。
根據本揭示內容的一實施方式，形成半導體裝置的方法包含：形成第一導電特徵於第一介電層中，第一介電層中設置於基板之上；形成第二介電層於第一介電層之上；使用圖案化的遮罩層蝕刻第二介電層以形成開口於第二介電層中，其中開口暴露出第一導電特徵；在蝕刻之後，執行灰化製程以移除圖案化的遮罩層；在灰化製程之後，濕法清潔開口，其中濕法清潔擴大開口的底部；以及用第一電性導電材料填充開口。在一實施方式中，濕法清潔移除遠離基板的第一導電特徵頂部部分，並在第二介電層下方形成複數個底切。在一實施方式中，在濕法清潔之後，開口的底部垂直延伸至第一導電特徵中，並橫向延伸超過開口暴露的第二介電層的複數個側壁。在一實施方式中，蝕刻第二介電層包含通過執行第一電漿製程來蝕刻第二介電層，其中執行灰化製程包含執行不同於第一電漿製程的第 二電漿製程。在一實施方式中，使用包含氟的氣體源來執行第一電漿製程，其中使用包含氫的氣體源來執行第二電漿製程。在一實施方式中，通過第一電漿製程將氟佈植到第一導電特徵中，其中此方法更包含根據第一導電特徵中的氟濃度調來整第二電漿製程的RF功率、第二電漿製程的製程時間或第二電漿製程的壓力。在一實施方式中，濕法清潔包含：使用去離子水來執行第一濕法清潔步驟；使用酸來執行第二濕法清潔步驟；及使用異丙醇來執行第三濕法清潔步驟。在一實施方式中，第一電漿製程的氣體源包含CxHyFz，且第二電漿製程的氣體源包含H2和惰性氣體的混合物，其中惰性氣體為Ar或He。在一實施方式中，第二電漿製程的氣體源中的惰性氣體和H2之間的混合比等於或小於2。在一實施方式中，此方法更包含，在填充開口之後：形成阻障層於遠離基板的第二介電層的上表面之上；形成第二電性導電材料於阻障層之上，其中第一電性導電材料和第二電性導電材料包含相同的材料，但使用不同的形成方法來形成；及執行平坦化製程以移除阻障層和第二電性導電材料。在一實施方式中，此方法更包含，在平坦化製程之後：形成第三介電於第二介電層之上；及形成穿孔在第三介電層中，穿孔在第一電性導電材料之上並電耦合至第一電性導電材料。
根據本揭示內容的一實施方式，一種形成半導體裝置的方法，此方法包含：形成第一導電特徵於第一介電層中；形成第二介電層於第一介電層之上；形成開口於第二 介電層中以暴露第一導電特徵的上表面，其中形成此開口包含執行各向異性電漿蝕刻製程；在形成此開口之後，用與各向異性電漿蝕刻製程不同的電漿製程處理第一導電特徵；以及在電漿製程之後，使用去離子水清潔開口，其中此清潔擴大開口的底部。在一實施方式中，此清潔凹陷面向第二介電層的第一導電特徵的上表面，並形成在第二介電層之下的複數個底切。在一實施方式中，此方法更包含在此清潔之後，用電性導電材料填充開口，其中電性導電材料填充複數個底切。在一實施方式中，使用包含CxHyFz的第一氣體源來執行各向異性電漿蝕刻製程，且其中使用第二氣體源來執行電漿製程，其中第二氣體源包含H2和Ar的混合物或是H2和He的混合物。在一實施方式中，第一導電特徵由鈷形成。
根據本揭示內容的一實施方式，一種形成半導體裝置的方法：形成第一導電特徵於第一介電層中，第一介電層設置於基板之上；形成第二介電層於第一介電層之上；蝕刻第二介電層以形成開口於第二介電層中，其中第一導電特徵在開口的底部處被暴露；在此蝕刻之後，用電漿製程處理第一導電特徵，其中電漿製程將第一導電特徵的上部部分轉換成第一材料；在此電漿製程之後，通過濕法清潔製程清潔開口，其中濕法清潔製程包含使用去離子水的濕法清潔步驟，其中去離子水移除第一材料，並擴大開口的該底部；以及在清潔之後，用電性導電材料填充開口。在一實施方式中，蝕刻第二介電層包含使用包含氟的蝕刻 氣體來執行電漿蝕刻製程，其中使用包含氫的氣體源來執行電漿製程。在一實施方式中，開口之擴大的底部延伸至第一導電特徵以及包含在第二介電層之下的複數個底切之中，其中在填充該開口之後，該電性導電材料填充複數個底切。在一實施方式中，第一導電特徵由鈷形成，且電性導電材料為鎢。
上文概述多個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示內容的精神及範疇，且可在不脫離本揭示內容的精神及範疇的情況下產生本文的各種變化、取代及更改。
100:半導體裝置
101:基板
103:半導體鰭片
105:隔離區
107:源極/汲極區
109:閘極結構
111:閘極間隔物
113:接觸插塞
115:帽層
116:遮罩層
117:層間介電(ILD)層
119:蝕刻停止層(ESL)
121:金屬間介電(IMD)層
122:開口
131:區域

Claims (10)

  1. 一種形成半導體裝置的方法，包含：形成一第一導電特徵於一第一介電層中，該第一介電層中設置於一基板之上；形成一第二介電層於該第一介電層之上；使用一圖案化的遮罩層蝕刻該第二介電層以形成一開口於該第二介電層中，其中該開口暴露出該第一導電特徵；在該蝕刻之後，執行一灰化製程，以移除該圖案化的遮罩層；在該灰化製程之後，濕法清潔該開口，其中該濕法清潔擴大該開口的一底部，且在該濕法清潔之後，該開口的該底部垂直延伸至該第一導電特徵中，並橫向延伸超過該開口暴露的該第二介電層的複數個側壁；以及用一第一電性導電材料填充該開口。
  2. 如請求項1所述之方法，其中該濕法清潔移除遠離該基板的該第一導電特徵一頂部部分，並在該第二介電層下方形成複數個底切。
  3. 如請求項1所述之方法，更包含，在填充該開口之後：形成一阻障層於遠離該基板的該第二介電層的一上表面之上；形成一第二電性導電材料於該阻障層之上，其中該第一 電性導電材料和該第二電性導電材料包含一相同的材料，但使用不同的形成方法來形成；以及執行一平坦化製程以移除該阻障層和該第二電性導電材料。
  4. 如請求項1所述之方法，其中蝕刻該第二介電層包含通過執行一第一電漿製程來蝕刻該第二介電層，其中執行該灰化製程包含執行不同於該第一電漿製程的一第二電漿製程。
  5. 如請求項4所述之方法，其中使用包含氟的一氣體源來執行該第一電漿製程，其中使用包含氫的一氣體源來執行該第二電漿製程。
  6. 如請求項5所述之方法，其中該第一電漿製程的該氣體源包含CxHyFz，且該第二電漿製程的該氣體源包含H2和一惰性氣體的一混合物，其中該惰性氣體為Ar或He。
  7. 如請求項6所述之方法，其中該第二電漿製程的該氣體源中的該惰性氣體和該H2之間的一混合比等於或小於2。
  8. 一種形成半導體裝置的方法，包含： 形成一第一導電特徵於一第一介電層中；形成一第二介電層於該第一介電層之上；形成一開口於該第二介電層中以暴露出該第一導電特徵的一上表面，其中形成該開口包含執行一各向異性電漿蝕刻製程；在形成該開口之後，用與該各向異性電漿蝕刻製程不同的一電漿製程處理該第一導電特徵；以及在該電漿製程之後，使用一去離子水清潔該開口，其中該清潔擴大該開口的一底部，且在該清潔之後，該開口的該底部垂直延伸至該第一導電特徵中，並橫向延伸超過該開口暴露的該第二介電層的複數個側壁。
  9. 如請求項8所述之方法，其中該清潔凹陷面向該第二介電層的該第一導電特徵的一上表面，並形成在該第二介電層之下的複數個底切。
  10. 一種形成半導體裝置的方法，包含：形成一第一導電特徵於一第一介電層中，該第一介電層設置於一基板之上；形成一第二介電層於該第一介電層之上；蝕刻該第二介電層以形成一開口於該第二介電層中，其中該第一導電特徵在該開口的一底部處被暴露；在該蝕刻之後，用一電漿製程處理該第一導電特徵，其中該電漿製程將該第一導電特徵的一上部部分轉換成一第 一材料；在該電漿製程之後，通過一濕法清潔製程清潔該開口，其中該濕法清潔製程包含使用一去離子水的一濕法清潔步驟，其中該去離子水移除該第一材料，並擴大該開口的該底部，且在該濕法清潔之後，該開口的該底部垂直延伸至該第一導電特徵中，並橫向延伸超過該開口暴露的該第二介電層的複數個側壁；以及在該濕法清潔之後，用一電性導電材料填充該開口。
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