CN106206415B - 用于形成半导体器件结构的互连结构的通孔轮廓的方法 - Google Patents

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Abstract

提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成第一金属层和在第一金属层上方形成介电层。该方法包括在介电层上方形成抗反射层，在抗反射层上方形成硬掩模层和在硬掩模层上方形成图案化的光刻胶层。该方法包括通过实施第一蚀刻工艺蚀刻抗反射层的部分和通过实施第二蚀刻工艺蚀刻穿抗反射层和蚀刻介电层的部分。该方法包括通过实施第三蚀刻工艺蚀刻穿介电层以在第一金属层上形成通孔部分。通孔部分包括第一侧壁和第二侧壁，并且第一侧壁的斜率与第二侧壁的斜率不同。本发明实施例涉及用于形成半导体器件结构的互连结构的通孔轮廓的方法。

Description

用于形成半导体器件结构的互连结构的通孔轮廓的方法
技术领域
本发明实施例涉及用于形成半导体器件结构的互连结构的通孔轮廓的方法。
背景技术
半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上方形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模式或以其他封装类型来单独地封装单独的管芯。
在半导体器件的制造中，半导体器件的尺寸已经不断减小以增加器件密度。因此，提供多层互连结构。互连结构可以包括一个或多个导电线和通孔层。
然而，虽然现有的互连结构和制造互连结构的方法通常已经满足于它们的预期目的，但是它们并非在各个方面都尽如人意。
发明内容
根据本发明的一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一金属层；在所述第一金属层上方形成介电层；在所述介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成图案化的光刻胶层；通过将所述图案化的光刻胶层用作掩模和通过实施第一蚀刻工艺来蚀刻所述抗反射层的部分；通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述介电层的部分以在所述介电层中形成开口，其中，所述开口的侧壁是垂直的；以及通过实施第三蚀刻工艺蚀刻穿所述介电层以暴露所述第一金属层和以在所述第一金属层上形成通孔部分，其中，所述通孔部分包括第一侧壁和第二侧壁，并且所述第一侧壁的斜率与所述第二侧壁的斜率不同。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收衬底，其中，所述衬底包括隔离区和密集区；在所述衬底上形成第一金属层，其中，所述第一金属层包括位于所述隔离区中的第一部分和位于所述密集区中的第二部分；在所述第一金属层上方形成蚀刻停止层；在所述蚀刻停止层上方形成低k介电层；在所述低k介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成三层光刻胶结构；图案化所述三层光刻胶结构以形成图案化的三层结构；通过将所述图案化的三层结构用作掩模并且通过第一蚀刻工艺图案化所述抗反射层；通过第二蚀刻工艺图案化所述低k介电层；以及通过第三蚀刻工艺图案化所述蚀刻停止层以形成位于所述第一金属层之上的第一通孔部分和位于所述第二金属层之上的第二通孔部分，其中，所述第一通孔部分具有第一通孔宽度并且所述第二通孔部分具有第二通孔宽度，并且所述第一通孔宽度等于所述第二通孔宽度。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成FinFET结构，其中，所述衬底包括隔离区和密集区；在所述FinFET结构上方形成互连结构，其中，所述互连结构包括：嵌入在第一介电层中的第一金属层；在所述互连结构上方形成低k介电层；在所述低k介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成图案化的光刻胶层；通过将所述图案化的光刻胶层用作掩模并且通过实施第一蚀刻工艺蚀刻所述抗反射层的部分；通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述低k介电层的部分以在所述低k介电层中形成开口；以及通过实施第三蚀刻工艺蚀刻穿所述低k介电层以暴露所述第一金属层和以在所述隔离区中的第一金属层上形成第一通孔部分，其中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构上的互连结构的三维图。
图2示出了根据本发明的一些实施例的沟槽-通孔结构的顶视图。
图3A至图3M示出了根据本发明的一些实施例的形成具有互连结构的FinFET器件结构的各个阶段的截面图示。
图3L’示出了根据本发明的一些实施例的图3L的区域A的放大图。
图3L”示出了根据本发明的其他实施例的图3L的区域A的放大图。
图4A至图4B示出了根据本发明的一些实施例的形成具有互连结构的FinFET器件结构的各个阶段的截面图示。
图4A’示出了根据本发明的一些实施例的图4A的区域B的放大图。
图5A至图5D示出了根据本发明的一些实施例的形成具有互连结构的FinFET器件结构的各个阶段的截面图示。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。
描述了实施例的一些变体。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以替代或消除。
提供了用于形成具有互连结构的半导体结构的实施例。互连结构包括形成在介电层(诸如金属间电介质，IMD)中的多个金属化层。用于形成互连结构的一种工艺是双镶嵌工艺。
图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100上的互连结构的三维图。
FinFET器件结构100包括衬底102。该衬底102可以由硅或其他半导体材料制成。可选地或额外地，该衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102是由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102是由诸如硅锗、碳化硅锗、磷砷化镓或磷铟化镓的合金半导体制成的。在一些实施例中，该衬底102包括外延层。例如，该衬底102具有覆盖块状半导体的外延层。
FinFET器件结构100还包括从衬底102延伸的一个或多个鳍结构20(例如，Si鳍)。鳍结构20可以任选地包括锗(Ge)。可以使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构20。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构20。
形成诸如浅沟槽隔离(STI)结构的隔离结构22以围绕鳍结构20。如图1所示，在一些实施例中，鳍结构20的下部由隔离结构22围绕，并且鳍结构20的上部从隔离结构22突出。也就是说，鳍结构20的一部分嵌入在隔离结构22中。隔离结构22防止电干扰或串扰。
FinFET器件结构110还包括栅极堆叠结构，栅极堆叠结构包括栅极介电层32和栅电极34。栅极堆叠结构形成在鳍结构20的中心部分上方。在一些其他实施例中，栅极堆叠结构是伪栅极堆叠结构并且在实施高热预算工艺之后被金属栅极(MG)所取代。
如图1所示，在栅电极34的相对侧壁上形成间隔件36。源极/漏极(S/D)结构24形成为邻近栅极堆叠结构。接触结构40形成在源极/漏极(S/D)结构24上方，并且第一金属层104形成在接触结构40上方。沟槽-通孔结构50形成在第一金属层104上方。第二金属层(未示出)将形成在沟槽-通孔结构50上。沟槽-通孔结构50设置在第一金属层104和第二金属层之间并且被配置为电连接至第一金属层104和第二金属层。
图1是包括位于鳍式场效应晶体管(FinFET)器件结构100上方的第一金属层和沟槽-通孔结构50的互连结构的简化图。诸如层间介电(ILD)层和掺杂区的一些部件没有在图1中示出。
图2示出了根据本发明的一些实施例的沟槽-通孔结构50的顶视图。第一金属层104形成在衬底102上方。该衬底102具有隔离图案的隔离区11和具有密集图案的密集区12。第一通孔部分306a和第二通孔部分306b形成在第一金属层104上方。隔离区11中的第一通孔部分306a的数量大于密集区12中的第二通孔部分306b的数量。在隔离区11中形成一个通孔306a，并且在密集区12中形成四个通孔306b。可以根据实际应用来调整第一通孔306a的数量和第二通孔306b的数量。
图3A至图3M示出了根据本发明的一些实施例的形成具有互连结构的FinFET器件结构的各个阶段的截面图示。图3A至图3M示出了沿着图2的AA’线截取的截面图示。
如图3A所示，衬底102可以由硅或其他半导体材料制成。在衬底102中形成一些器件元件(未示出)。器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CMOS)晶体管，双极结型晶体管(BJT)，高压晶体管，高频晶体管，p沟道和/或n沟道场效应晶体管(PFET/NFET)等)，二极管，和/或其他适用的元件。实施各种工艺以形成器件元件，诸如沉积、蚀刻、注入、光刻、退火、和/或其他适用的工艺。在一些实施例中，在前段制程(FEOL)工艺中在衬底102中形成器件元件。
如图3A所示，在衬底102上方形成第一介电层106(诸如金属间电介质，IMD)，并且第一金属层104嵌入在第一介电层106中。在后段制程(BEOL)工艺中形成第一介电层106和第一金属层104。第一金属层104包括位于隔离区11中的第一部分104a和位于密集区12中的第二部分104b。
第一介电层106可以是单层或多层。第一介电层106是由氧化硅(SiOx)，氮化硅(SixNy)，氮氧化硅(SiON)，具有低介电常数(低k)的介电材料，或它们的组合制成。在一些实施例中，第一介电层106是由具有小于约2.5的介电常数(k)的极低k(ELK)介电材料制成的。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(铁氟龙)、或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括现有的介电材料的多孔形式，诸如氢倍半硅氧烷(HSQ)，多孔甲基倍半硅氧烷(MSQ)，多孔聚芳醚(PAE)，多孔SILK，或多孔氧化硅(SiO2)。在一些实施例中，通过等离子体增强化学汽相沉积(PECVD)工艺或通过旋涂工艺沉积介电层106。
在一些实施例中，第一金属层104是由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)或钽合金制成的。在一些实施例中，第一金属层104是通过镀法形成的。
在第一介电层106上方形成蚀刻停止层110。蚀刻停止层110可以是单层或多层。蚀刻停止层110是由氧化硅(SiOx)、碳化硅(SiC)、氮化硅(SixNy)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、或其他适用的材料制成的。在一些实施例中，蚀刻停止层110具有双层结构，其包括在SiC层上形成的氧化硅(SiOx)层，并且氧化硅层是由正硅酸乙酯(TEOS)形成的。SiC层用作粘合层以改进下面的层和氧化硅层之间的粘附性。
第二介电层112形成在蚀刻停止层110上方。第二介电层112可以是单层或多层。第二介电层112是由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低k)的介电材料或它们的组合制成的。在一些实施例中，该第二介电层112是由具有小于约2.5的介电常数(k)的极低k(ELK)介电材料制成的。
在第二介电层112上方依次形成抗反射层114和硬掩模层116。在一些实施例中，抗反射层114是由诸如碳氧化硅(SiOC)的无氮材料制成的。在一些实施例中，该硬掩模层116是由诸如氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN)的金属材料制成的。由金属材料制成的硬掩模层116被配置为在等离子体工艺期间提供相对于第二介电层112的高蚀刻选择性。
在硬掩模层116上形成三层光刻胶结构120。三层光刻胶结构120包括底层124、中间层126和顶层128。在一些实施例中，底层124是底部抗反射涂(BARC)层，底部抗反射涂(BARC)层用于降低光刻工艺期间的反射。在一些实施例中，底层124是由诸如富硅氧化物或碳氧化硅(SiOC)的无氮材料制成的。在一些实施例中，中间层126是由诸如氮化硅、氮氧化硅或氧化硅的硅基材料制成的。
顶层128可以是正性光刻胶层或负性光刻胶层。在一些实施例中，顶层128是由聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二酰亚胺)(PMGI)、酚醛树脂(DNQ/酚醛清漆)或SU-8制成的。在一些实施例中，底层124的厚度与中间层126的厚度的比率在从约4至约8的范围内。
之后，如图3B所示，根据本发明的一些实施例，图案化顶层128以形成图案化的顶层128。图案化的顶层128包括第一部分128a、第二部分128b和第三部分128c。
如图3C所示，根据本发明的一些实施例，在图案化顶层128之后，通过使用图案化的顶层128用作掩模来图案化中间层126。结果，顶层128的图案被转印至中间层126以形成图案化的中间层126。
如图3D所示，根据本发明的一些实施例，在图案化中间层126之后，通过使用图案化的中间层126作为掩模来图案化底层124。
之后，如图3E所示，根据本发明的一些实施例，通过使用图案化的底层124用作掩模来图案化硬掩模层116。之后，通过蚀刻工艺去除三层光刻胶结构120。因此，获得图案化的硬掩模层116，并且图案化的硬掩模层116包括第一部分116a、第二部分116b和第三部分116c。第一部分116a和第二部分116b之间的第一宽度W1等于第二部分116b和第三部分116c之间的第二宽度W2。
在图案化硬掩模层116之后，如图3F所示，根据本发明的一些实施例，在图案化的硬掩模层116上方形成第二光刻胶结构220。第二光刻胶结构220包括底层224，中间层226和顶层228。
如图3G所示，根据本发明的一些实施例，首先图案化顶层128以形成图案化的顶层228。图案化的顶层228包括第一部分228a，第二部分228b和第三部分228c。第一部分228a和第二部分228b之间的第三宽度W3等于第二部分228b和第三部分228c之间的第四宽度W4。第一部分228a和第二部分228b之间的第三宽度W3小于图案化的硬掩模层116的第一部分116a和第二部分116b之间的第一宽度W1(如图3E所示)。
之后，如图3H所示，根据本发明的一些实施例，通过使用图案化的顶层228作为掩模来图案化中间层226。
在图案化中间层226之后，如图3I所示，根据本发明的一些实施例，去除底层224和抗反射层114的部分。通过第一蚀刻工艺310去除抗反射层114的部分。因此，得到了在隔离区11中的第一凹槽302a和在密集区12中的第二凹槽302b。第一凹槽302a的侧壁是垂直的并且第二凹槽302b的侧壁是垂直的。换句话说，第一凹槽302a和第二凹槽302b具有基本上垂直的轮廓。第一凹槽302a的宽度基本上等于第二凹槽302b的宽度。
第一等离子体工艺310包括使用第一蚀刻气体，第一蚀刻气体包括氧气(O2)、二氧化碳(CO2)或另一适用的气体。除了气体之外，可以利用诸如压力、功率、温度和/或其他合适的参数的各种参数对第一蚀刻工艺310进行微调。
在一些实施例中，该第一蚀刻工艺310的压力在从约1毫托至约50毫托的范围内。如果第一蚀刻工艺310的压力低于1毫托，则蚀刻速率过低。如果第一蚀刻工艺310的压力大于50毫托，则蚀刻均匀性较差。在一些实施例中，第一蚀刻工艺310的功率在从约100瓦至约1500W的范围内。如果功率低于100瓦，则蚀刻速率过低。如果功率大于1500W，则蚀刻速度太快，和临界尺寸(CD)难以控制。在一些实施例中，第一蚀刻工艺310的温度在从约10度到约80度的范围内。如果温度低于10度，则蚀刻时间太长，并且制造成本高。如果温度大于80度，则蚀刻速率太快，并且临界尺寸(CD)难以控制。
在形成第一凹槽302a和第二凹槽302b后，如图3J所示，根据本发明的一些实施例，蚀刻穿抗反射层114并且通过第二蚀刻工艺330去除第二介电层112的一部分。
作为一个结果，第一凹槽302a被拉长以形成第一开口304a，并且第二凹槽302b被拉长以形成第二开口304b。应该指出的是，第一开口304a的侧壁是垂直的并且第二开口304b的侧壁是垂直的。换句话说，第一开口304a和第二开口304b分别具有基本上垂直的轮廓。第一开口304a的宽度基本等于第二开口304b的宽度。
对于具有不同的暴露区域(或蚀刻区域)的区域，由于负载效应，难以控制蚀刻均匀性。取决于蚀刻策略，负载效应是较大暴露区域的蚀刻速率比较小暴露区域的蚀刻速率更快或更慢。换句话说，负载效应是较大区域中的蚀刻速率与较小区域中的蚀刻速率不匹配。这意味着，负载效应可以受到图案密度的影响。因此，当蚀刻具有位于隔离区11中和密集区12中的不同图案密度的第二介电层224时，难以控制蚀刻深度的均匀性。
为了减小负载效应，调整第二蚀刻工艺330的参数。通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施第二蚀刻工艺330。含氟气体包括氮六氟乙烷(C2F6)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)、或它们的组合。
当实施第二蚀刻工艺330时，蚀刻操作和沉积操作同时发生。在一些实施例中，当第二介电层112是由氧化硅制成时，四氟甲烷(CF4)作为主要的蚀刻气体，和发生化学反应(I)。当碳与氟的比率(C/F)为1/4时，氧化硅被完全除去。可选地，如果碳与氟的比率(C/F)不是1/4，则第二介电层112的蚀刻速率改变。因此，通过改变碳与氟的比率(C/F)，调整蚀刻速率。
CF4+SiO2→SiF4(g)+CO2(g) (I)
在一些实施例中，当四氟甲烷(CF4)在第一蚀刻工艺310中作为主要的蚀刻气体时，诸如八氟环丁烷(C4F8)的其他含氟气体用于调整碳与氟的比率(C/F)。在一些实施例中，在第二蚀刻工艺330中，将碳与氟的比率(C/F)控制在从约1/4至约1/2的范围内。如果碳与氟的比率(C/F)小于1/4，则蚀刻均匀性很难控制。如果碳与氟的比率(C/F)大于1/2，则不希望的副产物可能会增加，并且因此临界尺寸(CD)可能小于预定的CD。
在一些实施例中，在第二蚀刻工艺330中，将碳与氟与氧的比率(C/F/O)控制在从约22:44:1至约22:88:1的范围内。如果氧的量增加，则蚀刻速率快，但是蚀刻轮廓难以控制。如果氧的量降低，则蚀刻速率小。然而，不期望的副产物可能会增加，并且因此临界尺寸可能是小于预定的CD。
在一些实施例中，该第二蚀刻工艺330的压力在从约1毫托至约80毫托的范围内。如果第二蚀刻工艺330的压力低于1毫托，则蚀刻速率过低。如果第二蚀刻工艺330的压力大于80毫托，则蚀刻均匀性较差。在一些实施例中，第二蚀刻工艺330的功率在从约100瓦至约1500W的范围内。如果功率低于100瓦，蚀刻速率过低。如果功率大于1500W，则蚀刻速度太快，和临界尺寸(CD)难以控制。在一些实施例中，第二蚀刻工艺330的温度在从约10度到约80度的范围内。如果温度低于10度，则蚀刻时间太长，并且制造成本高。如果温度大于80度，则蚀刻速率太快，并且临界尺寸(CD)难以控制。
之后，如图3K所示，根据本发明的一些实施例，去除第二光刻胶结构220。因此，暴露出图案化的硬掩模层116。
在去除第二光刻胶结构220之后，如图3L所示，根据本发明的一些实施例，通过第三蚀刻工艺350蚀刻穿第二介电层112和蚀刻停止层110以暴露出第一金属层104。
因此，在隔离区11中形成第一通孔部分306a和第一沟槽部分308a。第一通孔部分306a和第一沟槽部分308a共同组成用作双镶嵌腔的第一沟槽-通孔结构。在密集区12中形成第二通孔部分306b和第二沟槽部分308b。第二通孔部分306b和第二沟槽部分308b共同组成用作双镶嵌腔的第二沟槽-通孔结构。
第一通孔部分306a具有第一宽度D1，和第二通孔部分306b具有第二宽度D2。在一些实施例中，第一宽度D1等于第二宽度D2。在一些实施例中，第一宽度D1在从约30nm到约60nm的范围内。在一些实施例中，第二宽度D2在从约30nm到约60nm的范围内。如果第一宽度D1和第二宽度D2小于30nm，则尺寸太小而无法填充导电材料。如果第一宽度D1和第二宽度D2大于60nm，则两个邻近的通孔部分之间的间距可小于预定值。第一沟槽部分308a具有第三宽度D3，并且第二沟槽部分308b具有第四宽度D4。在一些实施例中，第三宽度D3等于第四宽度D4。
如图3L所示，第一通孔部分306a垂直于第一金属层104的第一部分104a的顶面，并且第二通孔部分306b垂直于第一金属层104的第二部分104b的顶面。在一些实施例中，第一通孔部分306a的侧壁和第一金属层104的第一部分104a的顶面之间的第一夹角θ1在从约85度到约95度的范围内。在一些实施例中，第二通孔部分306b的侧壁和第一金属层104的第二部分104b的顶面之间的第二夹角θ2在从约85度到约95度的范围内。
应注意的是，当实施第三蚀刻工艺350时，蚀刻停止层110比第二介电层112更难以去除，并且负载效应也发生在隔离区11和密集区12之间。为了减小负载效应，控制第三蚀刻工艺350的参数。
通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第三蚀刻气体来实施第三蚀刻工艺350。含氟气体包括氮六氟乙烷(C2F6)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)、或它们的组合。
在一些实施例中，在第三蚀刻工艺350中，将碳与氟的比率(C/F)控制在从约1/4至约1/2的范围内。如果碳与氟的比率(C/F)小于1/4，则蚀刻均匀性很难控制。如果碳与氟的比率(C/F)大于1/2，则不希望的副产物可能会增加，并且因此临界尺寸(CD)可能小于预定的CD。
用于第三蚀刻工艺350的第三蚀刻气体还包括稀释气体，诸如惰性气体，例如氩气(Ar)或氦气(He)。稀释气体是用于降低负载效应。在一些实施例中，稀释气体的流速与第三蚀刻气体的流速的比率在从约20/1到约40/1的范围内。在一些实施例中，稀释气体的流速在从约800sccm到约1000sccm的范围内。如果该比率或稀释气体的流速太小，则负载效应可能比较严重。如果该比率或稀释气体的流速太高，则蚀刻速率可能太低，并且制造成本可能会增加。
在一些实施例中，该第三蚀刻工艺350的压力在从约1毫托至约45毫托的范围内。如果第三蚀刻工艺350的压力低于1毫托，则蚀刻速率过低。如果第三蚀刻工艺350的压力大于45毫托，则蚀刻均匀性较差。在一些实施例中，第三蚀刻工艺350的功率在从约100瓦至约1500W的范围内。如果功率低于100瓦，蚀刻速率过低。如果功率大于1500W，则蚀刻速度太快，和临界尺寸(CD)难以良好地控制。在一些实施例中，第三蚀刻工艺350的温度在从约10度到约80度的范围内。如果温度低于10度，则蚀刻时间太长，并且制造成本高。如果温度大于80度，则蚀刻速率太快，并且临界尺寸(CD)难以控制。
图3L’示出了根据本发明的一些实施例的图3L的区域A的放大视图。第一通孔部分306a具有一对侧壁306as1和底面306B。侧壁306as1基本上垂直于第一金属层104的第一部分104a的顶面。该一对第一侧壁306as1关于第一通孔部分306a的底面的中点对称。第一侧壁306as1的上部邻接第二介电层112，并且第一侧壁306as1的下部邻接蚀刻停止层110。
图3L”示出了图3L的区域A的放大视图的另一实施例。如图3L”所示，第一通孔部分306a的左侧壁306as1具有一个夹角点P。左侧壁306as1的位于夹角点P之上的上部是垂直的，并且左侧壁306as1的位于夹角点之下的下部倾斜至第一金属层104的第一部分104a的顶面。换句话说，左侧壁306as1的上部的斜率不同于左侧壁306as1的下部的斜率。
在一些实施例中，左侧壁306as1的下部与第一金属层104的第一部分104a的顶面之间的第三夹角θ3在从约85度至约95度的范围内。如图3L”所示的第一宽度D1为底面306B的宽度。
之后，去除抗反射层114和硬掩模层116。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。
之后，如图3M所示，根据本发明的一些实施例，在第一沟槽-通孔结构和第二沟槽-通孔结构中形成扩散阻挡层140，并且在扩散阻挡层140上形成导电部件142。换句话说，将导电部件142形成在第二介电层112中，并且导电部件142被扩散阻挡层140围绕。通过在第一沟槽-通孔结构中填充扩散阻挡层140和导电部件142来形成第一导电结构145a，以及通过在第二沟槽-通孔结构中填充扩散阻挡层140和导电部件142来形成第二导电结构145b。导电部件142电连接到第一金属层104。嵌入在第一介电层106中的第一金属层104和嵌入在第二介电层112中的导电部件142构成互连结构的一部分。
在一些实施例中，扩散阻挡层140可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或氮化铝(AlN)制成。在一些实施例中，导电部件142是由铜制成，并且扩散阻挡层202包括TaN/Ta双层。
应该指出的是，导电部件142具有连接至底面142B的一对第一侧壁142S1。第一侧壁142S1垂直于底面142B。
应该指出的是，由于当通孔部分的图案首先如图3I中所限定的时，与密集区12中的第二光刻胶结构220的表面面积相比，暴露出隔离区11中的第二光刻胶结构220的更多的表面面积，因此，与密集区12相比，蚀刻剂将与隔离区11中的更多的材料反应。因此，在隔离区11和密集区12之间发生负载效应。如果更多的副产品留在隔离区11中，则第一通孔部分306a的宽度可小于预定的宽度。第一通孔部分306a的底部轮廓可能收缩。因此，因为第一金属层104和第一沟槽-通孔结构之间的接触面积减小，第一沟槽-通孔结构的电阻可以增大。增加的电阻可导致设备故障。
为了减小隔离区11和密集区12之间的负载效应，第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350用于限定第一通孔部分306a和第二通孔部分306b的图案。在一些实施例中，在相同的工艺腔室中实施第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350，并且减少了制造时间。也就是说，原位实施第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350而不需要转移到不同的腔室。
第一蚀刻工艺310用于蚀刻底层224。在第一蚀刻工艺310中，在隔离区11中形成第一凹槽302a并且在密集区12中形成第二凹槽302b。第一凹槽302a和第二凹槽302b均垂直于抗反射层114的顶面。在一些实施例中，通过控制第一蚀刻工艺310的第一蚀刻气体、压力、功率和温度，可以使得第一凹槽302a的宽度等于第二凹槽302b的宽度。
第二蚀刻工艺330用于蚀刻第二介电层112。在第二蚀刻工艺330中，第一开口304a是形成于隔离区11中，并且第二开口304b形成于密集区12中。在一些实施例中，通过控制第二蚀刻工艺330中的碳与氟的比率(C/F)或者碳与氟与氧的比率(C/F/O)，第一开口304a的宽度可以等于第二开口304b的宽度。
第三蚀刻工艺350用于限定通孔部分306a，306b和沟槽部分308a，308b的图案。在第三蚀刻工艺350中，第一通孔部分306a和第一沟槽部分308a形成在隔离区11中。第二通孔部分306b和第二沟槽部分306b形成在密集区12中。第一通孔部分306a的底部宽度基本上等于第二通孔部分306b的底部宽度。
通过使用第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350，改进了第一通孔部分306a的底部轮廓。当第一通孔部分306a的底部轮廓改进时，用于填充导电材料的工艺窗口也增加。因此，提高了FinFET器件结构的性能。
图4A至图4B示出了根据本发明的一些实施例的形成具有互连结构的FinFET器件结构的各个阶段的截面图示。
参考图4A，依次实施第一蚀刻工艺310，第二蚀刻工艺330和第三蚀刻工艺350以在第二介电层112中形成第一通孔部分306a’和第二通孔部分306b’。第一沟槽部分308a’位于第一通孔部分306a’上方，并且第二沟槽部分308b’位于第二通孔部分306b’上方。在上文中描述了第三蚀刻工艺350的参数，并且因此本文中省略以用于简化。
如上所述，当实施第三蚀刻工艺350时，蚀刻停止层110比第二介电层112更难以去除。因此，在一些实施例中，蚀刻停止层110的一部分可以留在第一金属层104上。
图4A’根据本发明的一些实施例示出了图4A的区域B的放大图。
如图4A’所示，第一通孔部分306a’具有底面306B、连接至底面306B的一对第一侧壁306a’s1，和连接至第一侧壁306a’s1的一对第二侧壁306a’s2。夹角点P位于第一侧壁306a’s1和第二侧壁306a’s2之间。夹角点P也位于蚀刻停止层110和第二介电层112之间的界面处。第一侧壁306a’s1朝向底面306B逐渐呈锥形。换句话说，第一侧壁306a’s1的斜率与第二侧壁306a’s2的斜率不同。
第一通孔部分306a’的底面306B具有第一宽度D1。第二通孔部分306b’的底面具有第二宽度D2。第一宽度D1等于第二宽度D2。在一些实施例中，第一宽度D1在从约30nm至约60nm的范围内。在一些实施例中，第二宽度D2在从约30nm至约60nm的范围内。
在一些实施例中，位于底面306B和第一侧壁306a’s1之间的第四夹角θ4在从约80度到约90度的范围内。在一些实施例中，位于第一侧壁306a’s1和第二侧壁306a’s2之间的第五夹角θ5在从约170度到约180度的范围内。当将第四夹角θ4和第五夹角θ5控制在上述范围内时，改进了第一通孔部分306a’的底部轮廓。
之后，如图4B所示，根据本发明的一些实施例，在第一沟槽-通孔结构和第二沟槽-通孔结构中形成扩散阻挡层140，并且在扩散阻挡层140上方形成导电部件142。
应该指出的是，导电部件142具有连接底面142B的一对第一侧壁142S1和连接至第一侧壁142S1的一对第二侧壁142S2。第二侧壁142S2是垂直的并且第一侧壁142S1朝向底面142B逐渐呈锥形。
图5A至图5D根据本发明的一些实施例示出了形成具有互连结构的FinFET器件结构的各个阶段的截面图示。在上文中描述了第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350的参数，并且因此省略以便简化。
图5A与图3类似，区别在于缓冲层113形成在第二介电层112和抗反射层116之间。实施第一蚀刻工艺310以蚀刻穿底层224。
之后，如图5B所示，根据本发明的一些实施例，蚀刻穿抗反射层114和缓冲层113，并且蚀刻第二介电层112的部分。实施第二蚀刻工艺330以蚀刻第二介电层112的部分。
应该指出的是，缓冲层113的蚀刻速率介于抗反射层114的蚀刻速率和介电层112的蚀刻速率之间。因此，当实施第二蚀刻工艺330时，可以良好地控制第二介电层112的蚀刻轮廓。
之后，如图5C所示，根据本发明的一些实施例，去除第二三层光刻胶结构220。
之后，如图5D所示，根据本发明的一些实施例，通过第三蚀刻工艺350蚀刻穿第二介电层112和蚀刻停止层110。应该注意的是，在相同的腔室中实施第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350。
如图5D所示，在隔离区11中形成第一通孔部分306a和第一沟槽308a并且在密集区12中形成第二通孔部分306b和第二沟槽308b。
如上所述，由于负载效应，位于隔离区11中的第一通孔部分306a的底部轮廓可能收缩。为了减小负载效应，通过包括第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350的一系列的图案化工艺来形成沟槽-通孔结构。第一蚀刻工艺310用于限定第二三层光刻胶结构220的底层224的图案。第二蚀刻工艺330用于限定第一金属层104上方的第二介电层112的图案。第三蚀刻工艺350用于限定通孔部分306a、306b和沟槽部分308a、308b的图案。通过控制第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350的蚀刻参数来改进隔离区11中的第一通孔部分106a的底部轮廓。
提供了用于形成半导体器件结构及其形成方法的实施例。FinFET结构形成在衬底上。接触结构形成在FinFET结构上方。互连结构形成在接触结构上方，和互连结构包括位于接触结构上方的第一金属层和位于第一金属层上方的沟槽-通孔结构。沟槽-通孔结构包括位于隔离区中的第一通孔部分和位于密集区中的第二通孔部分。通过控制第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺的蚀刻参数来改进隔离区中的第一通孔部分的底面轮廓。当改进了第一通孔部分的底部轮廓时，也增大了用于填充导电材料的工艺窗口。因此，改进了FinFET器件结构的性能。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括：在衬底上方形成第一金属层和在第一金属层上方形成介电层。该方法包括在介电层上方形成抗反射层。该方法包括在抗反射层上方形成硬掩模层和在硬掩模层上方形成图案化的光刻胶层。该方法包括通过将图案化的光刻胶层用作掩模和通过实施第一蚀刻工艺来蚀刻抗反射层的部分和通过实施第二蚀刻工艺蚀刻穿抗反射层和蚀刻介电层的部分以在介电层中形成开口，其中，开口的侧壁是垂直的。该方法包括通过实施第三蚀刻工艺蚀刻穿介电层以暴露第一金属层和以在第一金属层上形成通孔部分。通孔部分包括第一侧壁和第二侧壁，并且第一侧壁的斜率与第二侧壁的斜率不同。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括接收衬底，并且衬底包括隔离区和密集区。该方法包括在衬底上形成第一金属层，并且第一金属层包括位于隔离区中的第一部分和位于密集区中的第二部分。该方法也包括在第一金属层上方形成蚀刻停止层和在蚀刻停止层上方形成低k介电层。该方法包括在低k介电层上方形成抗反射层和在抗反射层上方形成硬掩模层。该方法包括在硬掩模层上方形成三层光刻胶结构。该方法包括图案化三层光刻胶结构以形成图案化的三层结构和通过将图案化的三层结构用作掩模并且通过第一蚀刻工艺图案化抗反射层。该方法包括通过第二蚀刻工艺图案化低k介电层和通过第三蚀刻工艺图案化蚀刻停止层以形成位于第一金属层之上的第一通孔部分和位于第二金属层之上的第二通孔部分。第一通孔部分具有第一通孔宽度并且第二通孔部分具有第二通孔宽度，并且第一通孔宽度等于第二通孔宽度。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成FinFET结构，并且衬底包括隔离区和密集区。该方法包括在FinFET结构上方形成互连结构，并且互连结构包括嵌入在第一介电层中的第一金属层。该方法包括在互连结构上方形成低k介电层和在低k介电层上方形成抗反射层。该方法包括在抗反射层上方形成硬掩模层和在硬掩模层上方形成图案化的光刻胶层。该方法包括通过将图案化的光刻胶层用作掩模并且通过实施第一蚀刻工艺蚀刻抗反射层的部分以及通过实施第二蚀刻工艺蚀刻穿抗反射层和蚀刻介电层的部分以在低k介电层中形成开口。该方法包括通过实施第三蚀刻工艺蚀刻穿低k介电层以暴露第一金属层和以在隔离区中的第一金属层上形成第一通孔部分。在同一工艺腔室中实施第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺。
根据本发明的一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一金属层；在所述第一金属层上方形成介电层；在所述介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成图案化的光刻胶层；通过将所述图案化的光刻胶层用作掩模和通过实施第一蚀刻工艺来蚀刻所述抗反射层的部分；通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述介电层的部分以在所述介电层中形成开口，其中，所述开口的侧壁是垂直的；以及通过实施第三蚀刻工艺蚀刻穿所述介电层以暴露所述第一金属层和以在所述第一金属层上形成通孔部分，其中，所述通孔部分包括第一侧壁和第二侧壁，并且所述第一侧壁的斜率与所述第二侧壁的斜率不同。
在上述用于形成半导体器件结构的方法中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟的比率(C/F)在从约1/4至约1/2的范围内。
在上述用于形成半导体器件结构的方法中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第三蚀刻气体来实施所述第三蚀刻工艺，并且碳与氟的比率(C/F)在从约1/4至约1/2的范围内。
在上述用于形成半导体器件结构的方法中，所述第三蚀刻气体还包括稀释气体，并且稀释气体的流速与所述第三蚀刻气体的流速的比率在从约20/1至约40/1的范围内。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述第一金属层之前，在所述衬底上形成FinFET结构；以及在所述FinFET结构上形成接触结构，其中，所述FinFET结构包括源极/漏极(S/D)结构，并且所述S/D结构通过所述接触结构电连接至所述第一金属层。
在上述用于形成半导体器件结构的方法中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
在上述用于形成半导体器件结构的方法中，还包括：在所述介电层和所述抗反射层之间形成缓冲层，其中，在所述第二蚀刻工艺期间，所述缓冲层的蚀刻速率介于所述抗反射层的蚀刻速率和所述介电层的蚀刻速率之间。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：接收衬底，其中，所述衬底包括隔离区和密集区；在所述衬底上形成第一金属层，其中，所述第一金属层包括位于所述隔离区中的第一部分和位于所述密集区中的第二部分；在所述第一金属层上方形成蚀刻停止层；在所述蚀刻停止层上方形成低k介电层；在所述低k介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成三层光刻胶结构；图案化所述三层光刻胶结构以形成图案化的三层结构；通过将所述图案化的三层结构用作掩模并且通过第一蚀刻工艺图案化所述抗反射层；通过第二蚀刻工艺图案化所述低k介电层；以及通过第三蚀刻工艺图案化所述蚀刻停止层以形成位于所述第一金属层之上的第一通孔部分和位于所述第二金属层之上的第二通孔部分，其中，所述第一通孔部分具有第一通孔宽度并且所述第二通孔部分具有第二通孔宽度，并且所述第一通孔宽度等于所述第二通孔宽度。
在上述用于形成半导体器件结构的方法中，所述第一通孔部分具有底面和第一侧壁，并且其中，所述第一侧壁的上部邻接所述低k介电层并且所述第一侧壁的下部邻近所述蚀刻停止层。
在上述用于形成半导体器件结构的方法中，所述第一通孔部分包括底面、第一侧壁和第二侧壁，所述第一侧壁连接至所述底面，所述第二侧壁连接至所述第一侧壁，并且所述第一侧壁朝向所述底面逐渐呈锥形。
在上述用于形成半导体器件结构的方法中，所述底面和所述第一侧壁之间的第一夹角在从约80度至约90度的范围内。
在上述用于形成半导体器件结构的方法中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟的比率(C/F)在从约1/4至约1/2的范围内。
在上述用于形成半导体器件结构的方法中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
在上述用于形成半导体器件结构的方法中，还包括：图案化所述硬掩模层以形成图案化的硬掩模层；通过所述图案化的硬掩模层图案化所述低k介电层，从而当实施所述第三蚀刻工艺时，在所述第一通孔部分上方形成第一沟槽部分并且在所述第二通孔部分上方形成第二沟槽部分。
在上述用于形成半导体器件结构的方法中，还包括：将导电材料填充至所述第一通孔部分、所述第一沟槽部分、所述第二通孔部分和所述第二沟槽部分内以形成第一双镶嵌结构和第二双镶嵌结构。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述第一金属层之前，在所述衬底上方形成FinFET结构；以及在所述FinFET结构上方形成接触结构，其中，所述接触结构电连接至所述第一金属层。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成FinFET结构，其中，所述衬底包括隔离区和密集区；在所述FinFET结构上方形成互连结构，其中，所述互连结构包括：嵌入在第一介电层中的第一金属层；在所述互连结构上方形成低k介电层；在所述低k介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成图案化的光刻胶层；通过将所述图案化的光刻胶层用作掩模并且通过实施第一蚀刻工艺蚀刻所述抗反射层的部分；通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述低k介电层的部分以在所述低k介电层中形成开口；以及通过实施第三蚀刻工艺蚀刻穿所述低k介电层以暴露所述第一金属层和以在所述隔离区中的第一金属层上形成第一通孔部分，其中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
在上述用于形成半导体器件结构的方法中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟与氧的比率(C/F/O)在从约22:44:1至约22:88:1的范围内。
在上述用于形成半导体器件结构的方法中，还包括：在所述密集区中的第一金属层上形成第二通孔部分，其中，所述第一通孔部分具有第一宽度，所述第二通孔部分具有第二宽度，并且所述第一通孔宽度等于所述第二通孔宽度。
在上述用于形成半导体器件结构的方法中，其中，所述第一通孔部分包括底面、第一侧壁和第二侧壁，所述第一侧壁连接至所述底面，所述第二侧壁连接至所述第一侧壁，并且所述第一侧壁朝向所述底面逐渐呈锥形，并且所述第一侧壁是垂直的。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。

Claims (20)

1.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成第一金属层；
在所述第一金属层上方形成蚀刻停止层；
在所述蚀刻停止层上方形成介电层；
在所述介电层上方形成抗反射层；
在所述抗反射层上方形成硬掩模层；
在所述硬掩模层上方形成图案化的光刻胶层；
通过将所述图案化的光刻胶层用作掩模和通过实施第一蚀刻工艺来蚀刻所述抗反射层的部分；
通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述介电层的部分以在所述介电层中形成开口，其中，所述开口的侧壁是垂直的；以及
通过实施第三蚀刻工艺蚀刻穿所述介电层和所述蚀刻停止层以暴露所述第一金属层、并且同时在所述第一金属层上形成通孔部分，其中，所述通孔部分包括第一侧壁和第二侧壁，并且所述第一侧壁的斜率与所述第二侧壁的斜率不同。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟的比率(C/F)在从1/4至1/2的范围内。
3.根据权利要求1所述的用于形成半导体器件结构的方法，其中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第三蚀刻气体来实施所述第三蚀刻工艺，并且碳与氟的比率(C/F)在从1/4至1/2的范围内。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述第三蚀刻气体还包括稀释气体，并且稀释气体的流速与所述第三蚀刻气体的流速的比率在从20/1至40/1的范围内。
5.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在形成所述第一金属层之前，在所述衬底上形成FinFET结构；以及
在所述FinFET结构上形成接触结构，其中，所述FinFET结构包括源极/漏极结构，并且所述源极/漏极结构通过所述接触结构电连接至所述第一金属层。
6.根据权利要求1所述的用于形成半导体器件结构的方法，其中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
7.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在所述介电层和所述抗反射层之间形成缓冲层，其中，在所述第二蚀刻工艺期间，所述缓冲层的蚀刻速率介于所述抗反射层的蚀刻速率和所述介电层的蚀刻速率之间。
8.一种用于形成半导体器件结构的方法，包括：
接收衬底，其中，所述衬底包括隔离区和密集区；
在所述衬底上形成第一金属层，其中，所述第一金属层包括位于所述隔离区中的第一部分和位于所述密集区中的第二部分；
在所述第一金属层上方形成蚀刻停止层；
在所述蚀刻停止层上方形成低k介电层；
在所述低k介电层上方形成抗反射层；
在所述抗反射层上方形成硬掩模层；
在所述硬掩模层上方形成三层光刻胶结构；
图案化所述三层光刻胶结构以形成图案化的三层结构；
通过将所述图案化的三层结构用作掩模并且通过第一蚀刻工艺图案化所述抗反射层；
通过第二蚀刻工艺图案化所述低k介电层；以及
通过第三蚀刻工艺图案化所述蚀刻停止层，所述第三蚀刻工艺蚀刻穿所述低k介电层和所述蚀刻停止层、并且同时形成位于所述第一部分之上的第一通孔部分和位于所述第二部分之上的第二通孔部分，其中，所述第一通孔部分包括底面和第一侧壁，所述第一侧壁朝向所述底面逐渐呈锥形，所述第一通孔部分具有第一通孔宽度并且所述第二通孔部分具有第二通孔宽度，并且所述第一通孔宽度等于所述第二通孔宽度。
9.根据权利要求8所述的用于形成半导体器件结构的方法，其中，所述第一通孔部分具有底面和第一侧壁，并且其中，所述第一侧壁的上部邻接所述低k介电层并且所述第一侧壁的下部邻近所述蚀刻停止层。
10.根据权利要求8所述的用于形成半导体器件结构的方法，其中，所述第一通孔部分包括第二侧壁，所述第一侧壁连接至所述底面，所述第二侧壁连接至所述第一侧壁。
11.根据权利要求10所述的用于形成半导体器件结构的方法，其中，所述底面和所述第一侧壁之间的第一夹角在从80度至90度的范围内。
12.根据权利要求8所述的用于形成半导体器件结构的方法，其中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟的比率(C/F)在从1/4至1/2的范围内。
13.根据权利要求8所述的用于形成半导体器件结构的方法，其中，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
14.根据权利要求8所述的用于形成半导体器件结构的方法，还包括：
图案化所述硬掩模层以形成图案化的硬掩模层；
通过所述图案化的硬掩模层图案化所述低k介电层，从而当实施所述第三蚀刻工艺时，在所述第一通孔部分上方形成第一沟槽部分并且在所述第二通孔部分上方形成第二沟槽部分。
15.根据权利要求14所述的用于形成半导体器件结构的方法，还包括：
将导电材料填充至所述第一通孔部分、所述第一沟槽部分、所述第二通孔部分和所述第二沟槽部分内以形成第一双镶嵌结构和第二双镶嵌结构。
16.根据权利要求8所述的用于形成半导体器件结构的方法，还包括：
在形成所述第一金属层之前，在所述衬底上方形成FinFET结构；以及
在所述FinFET结构上方形成接触结构，其中，所述接触结构电连接至所述第一金属层。
17.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成FinFET结构，其中，所述衬底包括隔离区和密集区；
在所述FinFET结构上方形成互连结构，其中，所述互连结构包括：嵌入在第一介电层中的第一金属层；
在所述互连结构上方形成蚀刻停止层；
在所述蚀刻停止层上方形成低k介电层；
在所述低k介电层上方形成抗反射层；
在所述抗反射层上方形成硬掩模层；
在所述硬掩模层上方形成图案化的光刻胶层；
通过将所述图案化的光刻胶层用作掩模并且通过实施第一蚀刻工艺蚀刻所述抗反射层的部分；
通过实施第二蚀刻工艺蚀刻穿所述抗反射层和蚀刻所述低k介电层的部分以在所述低k介电层中形成开口；以及
通过实施第三蚀刻工艺蚀刻穿所述低k介电层和所述蚀刻停止层以暴露所述第一金属层、并且同时在所述隔离区中的第一金属层上形成第一通孔部分，其中，所述第一通孔部分包括底面和第一侧壁，所述第一侧壁朝向所述底面逐渐呈锥形，在同一工艺腔室中实施所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺。
18.根据权利要求17所述的用于形成半导体器件结构的方法，其中，通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体来实施所述第二蚀刻工艺，并且碳与氟与氧的比率(C/F/O)在从22:44:1至22:88:1的范围内。
19.根据权利要求17所述的用于形成半导体器件结构的方法，还包括：
在所述密集区中的第一金属层上形成第二通孔部分，其中，所述第一通孔部分具有第一宽度，所述第二通孔部分具有第二宽度，并且所述第一通孔宽度等于所述第二通孔宽度。
20.根据权利要求17所述的用于形成半导体器件结构的方法，其中，其中，所述第一通孔部分包括第二侧壁，所述第一侧壁连接至所述底面，所述第二侧壁连接至所述第一侧壁，并且所述第二侧壁是垂直的。
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