KR101898764B1 - 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법 - Google Patents

반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법 Download PDF

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Abstract

반도체 디바이스 구조의 형성 방법이 제공된다. 방법은 기판 위의 제1 유전체층 내에 금속층을 형성하는 단계와 금속층 위에 에칭 정지층을 형성하는 단계를 포함한다. 에칭 정지층은 금속 함유 재료로 제조된다. 방법은 또한 에칭 정지층 위에 제2 유전체층을 형성하는 단계와, 제2 유전체층의 일부를 제거하여 에칭 정지층을 노출시키고 에칭 프로세스에 의해 비아를 형성하는 단계를 포함한다. 방법은 비아 및 제2 유전체층에 대해 플라즈마 클리닝 프로세스를 수행하는 단계를 더 포함하고, 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다.

Description

반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법{METHOD FOR CLEANING VIA OF INTERCONNECT STRUCTURE OF SEMICONDUCTOR DEVICE STRUCTURE}
본 발명은 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 다양한 전자 용례에 사용된다. 반도체 디바이스는 통상적으로 절연층 또는 유전체층, 전도층, 및 반도체 재료층을 반도체 기판 위에 연속적으로 성막하고, 리소그래피를 이용하여 다양한 재료층을 패터닝하여 회로 구성요소와 요소를 그 위에 형성함으로써 제조된다. 많은 집적 회로가 통상적으로 단일의 반도체 웨이퍼 상에 제조되고, 웨이퍼 상의 개별적인 다이는 스크라이브 라인(scribe lien)을 따라 집적 회로들 사이를 톱질함으로써 싱귤레이션된다. 개별적인 다이는 통상적으로, 예컨대 다중-칩 모듈에서, 또는 다른 타입의 패키징에서 별개로 패키징된다.
반도체 디바이스의 제조에서, 반도체 디바이스의 크기는 디바이스 밀도를 증가시키도록 계속적으로 축소되었다. 따라서, 다층의 상호 연결 구조체가 제공된다. 상호 연결 구조체는 하나 이상의 도전성 라인 및 비아층(via layer)을 포함할 수 있다.
기존의 상호 연결 구조체 및 상호 연결 구조체를 제조하는 방법은 그 소기의 목적에 대체로 적절하지만, 모든 면에서 완전히 만족스럽지 않았다.
본 발명의 목적은 종래의 문제들 중 하나 이상을 제거 또는 완화시키는 것이다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다는 점을 유념해야 한다. 사실상, 다양한 피쳐들의 치수는 설명의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1n은 본 개시의 몇몇 실시예에 따른, 상호 연결 구조체를 갖는 반도체 디바이스 구조를 형성하는 다양한 단계들의 단면도를 도시한다.
도 2a 내지 도 2g는 본 개시의 몇몇 실시예에 따른, 상호 연결 구조체를 갖는 반도체 디바이스 구조를 형성하는 다양한 단계들의 단면도를 도시한다.
도 3a 내지 도 3f는 본 개시의 몇몇 실시예에 따른, 상호 연결 구조체를 갖는 반도체 디바이스 구조를 형성하는 다양한 단계들의 단면도를 도시한다.
이하의 개시는 본 발명의 상이한 피쳐들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구성의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
실시예들의 몇몇 변형이 설명된다. 다양한 도면 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 가르키도록 사용된다. 방법의 전에, 도중에, 그리고 후에 추가의 단계가 제공될 수 있고, 설명된 단계들 중 일부는 방법의 다른 실시예에서 대체되거나 제거될 수 있다는 것을 알아야 한다.
상호 연결 구조체를 갖는 반도체 구조체를 형성하는 실시예가 제공된다. 상호 연결 구조체는 유전체층[금속간 유전체(IMD; inter-metal dielectric) 등]에 형성된 다수의 배선층을 포함한다. 상호 연결 구조체를 형성하는 하나의 프로세스로는 이중 다마신 프로세스(dual damascene process)가 있다.
도 1a 내지 도 1n은 본 개시의 몇몇 실시예에 따른, 상호 연결 구조체를 갖는 반도체 디바이스 구조(100)를 형성하는 다양한 단계들의 단면도를 도시한다. 도 1a 내지 도 1n은 이중 다마신 구조체를 형성하기 위한 트렌치-제1 프로세스를 도시한다.
도 1a에 도시된 바와 같이, 반도체 디바이스 구조(100)는 기판(102)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄 등의 다른 원소 반도체 재료를 포함할 수 있다. 몇몇 실시예에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 또는 인듐 인화물 등의 화합물 반도체로 제조된다. 몇몇 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물 등의 합금 반도체로 제조된다. 몇몇 실시예에서, 기판(102)은 에피택셜층을 포함한다. 예컨대, 기판(102)은 벌크 반도체 위에 있는 에피택셜층을 갖는다.
몇몇의 디바이스 요소들(도시 생략)이 기판(102)에 형성된다. 디바이스 요소는 트랜지스터[예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보적 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 양극 결합 트랜지스터(BJT; bipolar junction transistor), 고전압 트랜지스터(high-voltage transistor), 고주파수 트랜지스터(high-frequency transistor), p 채널 및/또는 n 채널 전계 효과 트랜지스터(PFET/NFET; p-channel and/or n-channel field effect transistor)], 다이오드, 및/또는 기타 적용 가능한 요소를 포함한다. 다양한 프로세스가 성막, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 기타 적용 가능한 프로세스 등의 디바이스 요소들을 형성하도록 수행된다. 몇몇 실시예에서, 디바이스 요소들은 전처리(FEOL; front-end-of-line) 프로세스에서 기판(102)에 형성된다.
기판(102)은 p형 웰 또는 n형 웰 등의 다양한 도핑 구역을 포함할 수 있다. 도핑 구역은 붕소 또는 BF2 등의 p형 도판트 및/또는 인(P) 또는 비소(As) 등의 n형 도판트로 도핑될 수 있다. 도핑 구역은 P-웰 구조체에서, N-웰 구조체에서, 또는 이중-웰 구조체에서 기판(102) 상에 직접 형성될 수 있다.
기판(102)은 얕은 트렌치 격리(STI; shallow trench isolation) 피쳐 또는 실리콘의 국부적 산화(LOCOS; local oxidation of silicon) 피쳐 등의 격리 피쳐(도시 생략)를 더 포함할 수 있다. 격리 피쳐는 다양한 디바이스 요소들을 한정하고 격리시킬 수 있다.
도 1a에 도시된 바와 같이, 기판(102) 상에 제1 유전체층(106)[금속간 유전체(IMD) 등]이 형성되고, 제1 금속층(104)이 제1 유전체층(106) 내에 매립된다. 제1 유전체층(106)과 제1 금속층(104)은 후처리(BEOL; back-end-of-line) 프로세스에서 형성된다.
제1 유전체층(106)은 단일층 또는 다층일 수 있다. 제1 유전체층(106)은 실리콘 산화물(SiOx), 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 낮은 유전체 상수(로우-k)를 갖는 유전체 재료(들), 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 제1 유전체층(106)은 약 2.5보다 작은 유전체 상수(k)를 갖는 익스트림 로우-k(ELK; extreme low-k) 유전체 재료로 제조된다. 몇몇 실시예에서, ELK 유전체 재료는 탄소 도핑된 실리콘 산화물, 비정질의 플루오르화 탄소, 파릴렌(parylene), 비스-벤조사이클로부텐(BCB; bis-benzocyclobutenes), 폴리테트라플루오로에틸렌(PTFE; polytetrafluoroethylene)(테플론), 또는 실리콘 산탄화물 폴리머(SiOC)를 포함한다. 몇몇 실시예에서, ELK 유전체 재료는 수소 실세스키옥산(HSQ; hydrogen silsesquioxane), 다공질의 메틸 실세스키옥산(MSQ; methyl silsesquioxane), 다공질의 폴리아릴에테르(PAE; polyarylether), 다공질의 SiLK, 또는 다공질의 실리콘 산화물(SiO2)와 같이 기존의 유전체 재료의 다공질 버전을 포함한다. 몇몇 실시예에서, 유전체층(106)은 플라즈마 강화 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition) 프로세스에 의해 또는 스핀 코팅 프로세스에 의해 성막된다.
몇몇 실시예에서, 제1 금속층(104)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 텅스텐 합금, 티타늄(Ti), 티타늄 합금, 탄탈륨(Ta) 또는 탄탈륨 합금으로 제조된다. 몇몇 실시예에서, 제1 금속층(104)은 도금법에 의해 형성된다.
에칭 정지층(110)이 제1 유전체층(106) 위에 형성된다. 에칭 정지층(110)은 단일층 또는 다층일 수 있다. 에칭 정지층(110)은 제1 유전체층(106) 등의 하지층을 보호하고, 또한 이후에 형성되는 층들에 대해 향상된 접착력을 제공한다.
에칭 정지층(110)은 알루미늄 함유 재료 등의 금속 함유 재료로 제조된다. 몇몇 실시예에서, 알루미늄 함유 재료는 알루미늄 질화물, 알루미늄 산화물 또는 알루미늄 산질화물이다. 알루미늄 함유 재료는 반도체 디바이스(100)의 속도를 증가시킬 수 있다.
그 뒤에, 접착층(111)이 에칭 정지층(110) 위에 형성된다. 접착층(111)은 에칭 정지층(110)을 그 위의 다른 유전체층에 접착시키도록 구성된다. 접착층(111)은 테트라에톡시실란(TEOS; tetraethoxysilane)에 의해 형성된 실리콘 산화물, 또는 산소 도핑된 실리콘 탄화물(SiC:O, ODC) 등의 유전체층으로 제조된다.
제2 유전체층(112)이 에칭 정지층(110) 위에 형성된다. 제2 유전체층(112)은 단일층 또는 다층일 수 있다. 제2 유전체층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 낮은 유전체 상수(로우-k)를 갖는 유전체 재료(들), 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 제2 유전체층(112)은 약 2.5보다 작은 유전체 상수(k)를 갖는 익스트림 로우-k(ELK) 유전체 재료로 제조된다.
반사 방지층(114)과 하드 마스크층(116)이 제2 유전체층(112) 위에 연속하여 형성된다. 몇몇 실시예에서, 반사 방지층(114)은 실리콘 산탄화물(SiOC) 등의 질소 없는 재료로 제조된다. 몇몇 실시예에서, 하드 마스크층(116)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 등의 금속 재료로 제조된다. 금속 재료로 제조된 하드 마스크층(116)은 플라즈마 프로세스 중에 제2 유전체층(112)에 대해 높은 에칭 선택도를 제공하도록 구성된다.
3층 포토레지스트 구조체(120)가 하드 마스크층(116) 상에 형성된다. 3층 포토레지스트 구조체(120)는 바닥층(124), 중간층(126) 및 상부층(128)을 포함한다. 몇몇 실시예에서, 바닥층(124)은 포토리소그래피 프로세스 중에 반사를 감소시키도록 사용되는 바닥 반사 방지 코팅(BARC; bottom anti-reflective coating)층이다. 몇몇 실시예에서, 바닥층(124)은 실리콘 농후 산화물, 또는 실리콘 산탄화물(SiOC) 등의 질소 없는 재료로 제조된다. 몇몇 실시예에서, 중간층(126)은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물 등의 실리콘계 재료로 제조된다.
상부층(128)은 포지티브 포토레지스트층 또는 네가티브 포토레지스트층일 수 있다. 몇몇 실시예에서, 상부층(128)은 폴리(메틸 메타크릴레이트)[PMMA; poly(methyl methacrylate)], 폴리(메틸 글루타이미드)[PMGI; poly(methyl glutarimide)], 페놀 포말데하이드 수지(DNQ/노볼락) 또는 SU-8로 제조된다. 몇몇 실시예에서, 중간층(126)의 두께에 대한 바닥층(124)의 두께의 비율은 약 4 내지 약 8의 범위에 있다.
그 뒤에, 본 개시의 몇몇 실시예에 따라, 도 1b에 도시된 바와 같이, 상부층(128)이 패터닝되어 패터닝된 상부층(128)을 형성한다. 패터닝된 상부층(128)은 제1 부분(128a), 제2 부분(128b) 및 제3 부분(128c)을 포함한다.
상부층(128)이 패터닝된 후에, 중간층(126)은 본 개시의 몇몇 실시예에 따라 도 1c에 도시된 바와 같이 마스크로서 패터닝된 상부층(128)을 이용함으로서 패터닝된다. 그 결과, 상부층(128)의 패턴이 중간층(126)으로 전사되어 패터닝된 중간층(126)을 형성한다.
중간층(126)이 패터닝된 후에, 바닥층(124)은 본 개시의 몇몇 실시예에 따라 도 1d에 도시된 바와 같이 마스크로서 패터닝된 중간층(126)을 이용함으로써 패터닝된다.
그 뒤에, 하드 마스크층(116)은 본 개시의 몇몇 실시예에 따라 도 1e에 도시된 바와 같이 마스크로서 패터닝된 바닥층(124)을 이용함으로써 패터닝된다. 이어서, 3층 포토레지스트 구조체(120)가 에칭 프로세스에 의해 제거된다. 따라서, 패터닝된 하드 마스크층(116)이 얻어지고, 패터닝된 하드 마스크층은 제1 부분(116a), 제2 부분(116b) 및 제3 부분(116c)을 포함한다. 제1 폭(W1)이 제1 부분(116a)과 제2 부분(116b) 사이에 형성된다. 제2 폭(W2)이 제2 부분(116b)와 제3 부분(116c) 사이에 형성된다. 몇몇 실시예에서, 제1 폭(W1)은 제2 폭(W2)과 실질적으로 동일하다.
하드 마스크층(116)이 패터닝된 후에, 제2 포토레지스트 구조체(220)가 본 개시의 몇몇 실시예에 따라 도 1f에 도시된 바와 같이 패터닝된 하드 마스크층(116) 위에 형성된다. 제2 포토레지스트 구조체(220)는 바닥층(224), 중간층(226) 및 상부층(228)을 포함한다.
제2 포토레지스트 구조체(220)의 상부층(228)은 먼저 본 개시의 몇몇 실시예에 따라 도 1g에 도시된 바와 같이 패터닝된 상부층(228)을 형성하도록 패터닝된다. 패터닝된 상부층(228)은 제1 부분(228a), 제2 부분(228b) 및 제3 부분(228c)을 포함한다. 제3 폭(W3)이 제1 부분(228a)과 제2 부분(228b) 사이에 형성된다. 제4 폭(W4)이 제2 부분(228b)과 제3 부분(228c) 사이에 형성된다. 제3 폭(W3)은 제4 폭(W4)과 실질적으로 동일하다. 제1 부분(228a)과 제2 부분(228b) 사이의 제3 폭(W3)은 패터닝된 하드 마스크층(116)의 제1 부분(116a)과 제2 부분(116b) 사이의 (도 1e에 도시된 바와 같은) 제1 폭(W1)보다 작다.
그 뒤에, 중간층(226)은 본 개시의 몇몇 실시예에 따라 도 1h에 도시된 바와 같이 마스크로서 패터닝된 상부층(228)을 이용함으로써 패터닝된다.
중간층(226)이 패터닝된 후에, 바닥층(224)과 반사 방지층(114)의 일부는 본 개시의 몇몇 실시예에 따라 도 1i에 도시된 바와 같이 제거된다. 반사 방지층(114)의 부분은 리세스(302)를 형성하도록 제1 에칭 프로세스(310)에 의해 제거된다. 리세스(302)의 측벽은 반사 방지층(114)에 수직이다. 제1 리세스(302a)의 폭은 제2 리세스(302b)의 폭과 실질적으로 동일하다.
제1 플라즈마 프로세스(310)는 산소 가스(O2), 이산화탄소(CO2) 또는 다른 적용 가능한 가스를 포함하는 제1 에칭 가스를 이용하는 것을 포함한다. 가스에 추가하여, 제1 에칭 프로세스(310)는 압력, 전력, 온도 및/도는 기타 적절한 파라미터 등의 다양한 파라미터로 미세-조정될 수 있다.
제1 리세스(302a)와 제2 리세스(302b)를 형성한 후에, 반사 방지층(114)이 에칭되고, 제2 유전체층(112)의 일부가 본 개시의 몇몇 실시예에 따라 도 1j에 도시된 바와 같이 제2 에칭 프로세스(330)에 의해 제거된다.
그 결과, 리세스(302)는 개구(304)를 형성하도록 길어진다. 개구(304)의 측벽은 제2 유전체층(112)에 수직이라는 점을 유념해야 한다. 바꿔 말해서, 개구(304)는 실질적으로 수직인 프로파일을 갖는다.
제2 에칭 프로세스(330)는 불소 함유 가스, 질소(N2), 산소(O2) 또는 이들의 조합을 포함하는 제2 에칭 가스를 이용하여 수행된다. 불소 함유 가스는 질소 헥사플루오로에탄(C2F6), 테트라플루오로메탄(CF4), 트리플루오로메탄(CHF3), 디플루오로메탄(CH2F2), 옥토플루오로프로판(C3F8), 옥토플루오로사이클로부탄(C4F8), 또는 이들의 조합을 포함한다.
그 뒤에, 제2 포토레지스트 구조체(220)는 본 개시의 몇몇 실시예에 따라 도 1k에 도시된 바와 같이 제거된다. 따라서, 패터닝된 하드 마스크층(116)이 노출된다.
제2 포토레지스트 구조체(220)이 제거된 후에, 제2 유전체층(112)과 에칭 정지층(110)은 본 개시의 몇몇 실시예에 따라 도 1l에 도시된 바와 같이 제3 에칭 프로세스(350)에 의해 제1 금속층(104)을 노출시키도록 에칭된다.
따라서, 비아 부분(306)과 트렌치 부분(308)이 형성되고 이들 부분은 총괄적으로 이중 다마신 공동으로서 사용하기 위한 제1 트렌치-비아 구조체를 구성한다. 비아 부분(306)은 제1 폭(D1)을 갖는다. 몇몇 실시예에서, 제1 폭(D1)은 약 30 nm 내지 약 60 nm의 범위에 있다. 트렌치 부분(308)은 제2 폭(D2)을 갖는다. 몇몇 실시예에서, 제2 폭(D2)은 제1 폭(D1)보다 크다.
제1 폭(D1)이 30 nm보다 작으면, 치수는 전도성 재료를 충전하기에 너무 작다. 제1 폭(D1)이 60 nm보다 크면, 2개의 인접한 비아 부분들 사이의 피치는 예정된 값보다 작을 수 있다.
도 1l에 도시된 바와 같이, 비아 부분(306)은 제1 금속층(104)의 상부면에 수직이다. 몇몇 실시예에서, 비아 부분(306)의 측벽과 제1 금속층(104)의 상부면 사이의 각도는 약 85도 내지 약 95도의 범위에 있다.
제3 에칭 프로세스(350)는 불소 함유 가스, 질소(N2), 산소(O2) 또는 이들의 조합을 포함하는 제3 에칭 가스를 이용하여 수행된다. 불소 함유 가스는 질소 헥사플루오로에탄(C2F6), 테트라플루오로메탄(CF4), 트리플루오로메탄(CHF3), 디플루오로메탄(CH2F2), 옥토플루오로프로판(C3F8), 옥토플루오로사이클로부탄(C4F8), 또는 이들의 조합을 포함한다.
제3 에칭 프로세스(350)에 사용되는 제3 에칭 가스는 불활성 가스, 예컨대 아르곤(Ar) 또는 헬륨(He) 등의 희석 가스(diluting gas)를 더 포함한다. 희석 가스는 로딩 효과를 감소시키도록 사용된다. 몇몇 실시예에서, 제3 에칭 가스의 유량에 대한 희석 가스의 유량의 비율은 약 20/1 내지 약 40/1의 범위에 있다. 몇몇 실시예에서, 희석 가스의 유량은 약 800 sccm 내지 약 1000 sccm의 범위에 있다. 희석 가스의 비율 또는 유량이 너무 작으면, 로딩 효과가 심각할 수 있다. 희석 가스의 비율 또는 유량이 너무 높으면, 에칭 속도가 너무 느릴 수 있고, 제조 비용이 증가할 수 있다.
제3 에칭 프로세스(350) 중에, 불소 함유 가스로부터의 불소 원소는 에칭 정지층(110)의 재료와 반응할 수 있다는 것을 유념해야 한다. 그 결과, 알루미늄 산화물(AlxOy) 또는 알루미늄-불화물 산화물(AlxFyOz) 등의 금속 산화물층(150)이 제1 금속층(104) 위에 자발적으로 형성될 수 있다. 게다가, 제1 금속층(104)과, 비아 부분(306)과 트렌치 부분(308)의 측벽들 위에 약간의 잔류물(R) 또는 부산물이 형성될 수 있다.
그러나, 금속 산화물층(150)과 잔류물(R)이 제1 금속층(104) 상에 축적되면, 전도성 경로가 차단될 수 있다. (나중에 형성되는) 전도성 재료가 제1 금속층(104)에 전기적으로 연결될 수 없다는 것을 의미한다. 그 결과, 상호 연결 구조체의 저항이 바람직하지 않게 증가될 수 있다.
전술한 문제를 해결하기 위하여, 본 개시의 몇몇 실시예에 따라 도 1m에 도시된 바와 같이, 플라즈마 클리닝 프로세스(370)가 비아 부분(306), 트렌치 부분(308), 에칭 정지층(110), 접합층(111), 제2 유전체층(112), 반사 방지층(114) 및 하드 마스크층(116)에 대해 수행된다. 플라즈마 클리닝 프로세스(370) 후에, 금속 산화물층(150)이 제거되고 대부분의 잔류물(R)이 제거된다.
플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다. 질소 가스는 금속 산화물층(150)과 잔류물(R)에 있는 일부 접합제를 파괴 또는 파쇄하도록 사용된다. 수소 가스는 금속 산화물층(150)과 잔류물(R)을 환원시키도록 사용된다. 보다 구체적으로, 금속 산화물층(150)과 잔류물(R)은 환원제로서 수소 가스를 이용함으로써 환원된다.
몇몇 실시예에서, 수소 가스(H2)의 유량에 대한 질소 가스(N2)의 유량의 비율은 약 2/1 내지 약 4/1의 범위에 있다. 비율이 2/1보다 작으면, 파괴 능력이 약할 수 있다. 비율이 4/1보다 크면, 환원 능력이 약할 수 있다.
몇몇 실시예에서, 플라즈마 클리닝 프로세스(370)의 압력은 약 1 mtorr 내지 약 200 mtorr의 범위에 있다. 플라즈마 클리닝 프로세스(370)의 압력이 1 mtorr보다 작으면, 금속 산화물층(150)과 잔류물(R)의 제거 효율이 떨어질 수 있다. 제3 에칭 프로세스(350)의 압력이 100 mtorr보다 크면, 에칭 균일도가 떨어질 수 있고 에칭 임계 치수(CD; critical dimension)의 제어가 어렵다.
몇몇 실시예에서, 플라즈마 클리닝 프로세스(370)의 전력은 약 0 W 내지 약 400 W의 범위에 있다. 전력이 400 W보다 크면, 에칭 속도가 너무 빠르고, 임계 치수(CD)의 제어가 매우 어렵다. 그 결과, 아래에 있는 제1 금속층(104)이 또한 에칭되거나 손상될 수 있다.
몇몇 실시예에서, 플라즈마 클리닝 프로세스(370)의 온도는 약 10도 내지 약 100도의 범위에 있다. 온도가 10도보다 작으면, 금속 산화물층(150)과 잔류물(R)의 제거 효율이 떨어질 수 있다. 온도가 100도보다 크면, 에칭 속도가 너무 빠르고, 임계 치수(CD)의 제어가 어렵다.
플라즈마 클리닝 프로세스(370) 후에, 습식 클리닝 프로세스가 비아 부분(306), 트렌치 부분(308), 에칭 정지층(110), 접착층(111), 제2 유전체층(112), 반사 방지층(114) 및 하드 마스크층(116)에 대해 수행된다. 습식 클리닝 프로세스는 클리닝액을 이용하여 수행된다. 몇몇 실시예에서, 클리닝액은 몇몇 실시예에 따라, 탈이온수 내의 오존(O3/DI) 클리닝액 또는 SPM 클리닝액을 포함한다. SPM 클리닝액은 황산, 과산화수소액, 및 순수의 혼합물을 포함한다. 몇몇 실시예에서, 나머지 금속 산화물층(150)과 나머지 잔류물(R)은 습식 클리닝 프로세스에 의해 제거된다.
그 뒤에, 반사 방지층(114)과 하드 마스크층(116)이 제거된다. 몇몇 실시예에서, 반사 방지층(114)과 하드 마스크층(116)은 화학적 기계적 폴리싱(CMP; chemical mechanical polishing) 프로세스에 의해 제거된다.
그 뒤에, 본 개시의 몇몇 실시예에 따라, 도 1n에 도시된 바와 같이, 제1 트렌치-비아 구조체와 제2 트렌치-비아 구조체에 확산 배리어층(140)이 형성되고, 확산 배리어층(140) 상에 전도성 피쳐(142)가 형성된다.
전도성 피쳐(142)는 제2 유전체층(112) 내에 형성되고, 확산 배리어층(140)에 의해 둘러싸인다. 트렌치-비아 구조체 내에 확산 배리어층(140)과 전도성 피쳐(142)를 충전시킴으로써, 전도성 구조체(145)가 형성된다. 전도성 피쳐(142)는 제1 금속층(104)에 전기적으로 연결된다. 제1 유전체층(106) 내에 매립된 제1 금속층(104)과 제2 유전체층(112) 내에 매립된 전도성 피쳐(142)는 상호 연결 구조체의 일부를 구성한다.
몇몇 실시예에서, 확산 배리어층(140)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 알루미늄 질화물(AlN)로 제조될 수 있다. 몇몇 실시예에서, 전도성 피쳐(142)는 구리로 제조되고, 확산 배리어층(202)은 TaN/Ta 이중층을 포함한다.
전도성 피쳐(142)는 바닥면(142B)에 연결되는 한쌍의 측벽(142S)을 갖는다는 것을 유념해야 한다. 측벽(142S)은 바닥면(142B)에 수직이다.
몇몇 실시예에서, 비아 부분(306)의 바닥 프로파일의 폭은 약 30 nm 내지 약 100 nm의 범위에 있다. 폭이 30 nm보다 작으면, 전도성 재료는 비아 부분(306) 내에 충전되기 어렵다. 폭이 100 nm보다 크면, 임계 치수(CD; critical dimension)는 요건을 만족시킬 수 없다.
금속 산화물층(150)과 잔류물(R)이 제1 금속층(110) 위에 남아 있다면, 트렌치-비아 구조체의 저항은 제1 금속층(104)과 트렌치-비아 구조체 사이의 접촉 면적이 감소되기 때문에 증가될 수 있다는 것을 유념해야 한다. 증가된 저항은 장치 고장의 원인이 될 수 있다.
오염 문제를 감소시키기 위해, 플라즈마 클리닝 프로세스(370)가 제3 에칭 프로세스(350) 후에 수행된다. 제3 에칭 프로세스(350)와 플라즈마 클리닝 프로세스(370)는 동일한 챔버 내에서 수행되어, 제조 시간이 감소된다. 달리 말해서, 제1 에칭 프로세스(310), 제2 에칭 프로세스(330), 및 제3 에칭 프로세스(350)와 플라즈마 클리닝 프로세스(370)는 상이한 챔버로 전달하는 일 없이 현장에서 수행된다.
비아 부분(306a)의 바닥 프로파일은 플라즈마 클리닝 프로세스(370)에 의해 파괴되지 않는다. 달리 말해서, 비아 부분(306a)의 바닥 프로파일은 터칭(touching) 또는 언더컷(under-cut) 프로파일을 갖지 않는다. 비아 부분(306)의 바닥 프로파일은 플라즈마 클리닝 프로세스(370)에 의해 변화되지 않고, 전도성 재료를 충전하기 위한 프로세스 윈도우가 유지될 수 있다.
더욱이, 플라즈마 클리닝 프로세스(370)를 수행함으로써 오염이 감소되기 때문에, 플라즈마 클리닝 프로세스(370)와 습식 클리닝 프로세스 사이에 정적 시간(q-시간)이 길어질 수 있다.
도 2a 내지 도 2g는 본 개시의 몇몇 실시예에 따라, 상호 연결 구조체를 갖는 반도체 디바이스 구조(100b)를 형성하는 다양한 단계들의 단면도를 도시한다. 반도체 구조체(100b)는, 제1 금속층(104)이 확산 배리어층(202)과 전도성 피쳐(204)와 캡핑층(206)을 포함한다는 점을 제외하고는, 도 1n에 도시된 반도체 구조체(100)와 유사하거나 동일하다. 게다가, 접착층(111)은 반도체 구조체(100b)에 사용되지 않는다. 반도체 구조체(100b)를 형성하는 데에 사용되는 프로세스 및 재료는 반도체 구조(100)를 형성하는 데에 사용되는 것과 유사하거나 동일할 수 있으며 여기서는 반복되지 않는다.
도 2a에 도시된 바와 같이, 전도성 피쳐(204)는 제1 유전체층(106) 내에 형성되고, 확산 배리어층(202)에 의해 둘러싸인다. 캡핑층(206)이 확산 배리어층(202)과 전도성 피쳐(204) 위에 배치된다.
전도성 피쳐(204)는 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 또는 이들의 조합 등의 전도성 재료로 제조된다. 확산 배리어층(202)은 제1 유전체층(106) 내로 전도성 피쳐(204)의 금속 재료의 확산을 방지하는 데에 사용된다. 확산 배리어층(202)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 알루미늄 질화물(AlN)로 제조될 수 있다. 예컨대, 전도성 피쳐(204)는 구리로 제조되고, 확산 배리어층(202)은 TaN/Ta 이중층을 포함한다.
캡핑층(206)은 반도체 디바이스(100b)의 응력 내구성 및 전자 이동도를 향상시키도록 구성된다. 몇몇 실시예에서, 캡핑층(206)은 Ni, NiB, NiWB, Co, CoWB, CoWP, 또는 NiReP로 제조된다.
제2 포토레지스트 구조체(220)의 상부층(228)과 중간층(226)은 패터닝된 상부층(228)과 패터닝된 중간층(226)을 형성하도록 연속하여 패터닝된다.
그 뒤에, 본 개시의 몇몇 실시예에 따라, 바닥층(224)의 일부와 반사 방지층(114)의 일부는 도 2b에 도시된 바와 같이 제거된다. 반사 방지층(114)의 부분은 리세스(302)를 형성하도록 제1 에칭 프로세스(310)에 의해 제거된다.
제1 에칭 프로세스(310) 후에, 반사 방지층(114)은 본 개시의 몇몇 실시예에 따라, 도 2c에 도시된 바와 같이 에칭되고 제2 유전체층(112)의 일부가 제2 에칭 프로세스(330)에 의해 제거된다. 그 결과, 개구(304)를 형성하도록 리세스(302)가 길어진다.
그 뒤에, 제2 포토레지스트 구조체(220)는 본 개시의 몇몇 실시예에 따라 도 2d에 도시된 바와 같이 제거된다. 따라서, 패터닝된 하드 마스크층(116)이 노출된다.
제2 포토레지스트 구조체(220)가 제거된 후에, 제2 유전체층(112)과 에칭 정지층(110)은 본 개시의 몇몇 실시예에 따라 도 2e에 도시된 바와 같이 제3 에칭 프로세스(350)에 의해 캡핑층(206)을 노출시키도록 에칭된다.
그러나, 알루미늄 산화물(AlxOy) 또는 알루미늄-불화물 산화물(AlxFyOz) 등의 금속 산화물층(150)이 캡핑층(206) 위에 형성될 수 있다. 게다가, 약간 잔류물(R) 또는 부산물이 캡핑층(206), 및 비아 부분(306)과 트렌치 부분(308)의 측벽들 위에 형성될 수 있다.
그러나, 금속 산화물층(150)과 잔류물(R)이 캡핑층(206) 상에 축적되면, 전도성 경로가 차단될 수 있다. (나중에 형성되는) 전도성 재료가 제1 금속층(104)에 전기적으로 연결될 수 없다는 것을 의미한다. 그 결과, 상호 연결 구조체의 저항이 바람직하지 않게 증가될 수 있다.
전술한 문제를 해결하기 위하여, 본 개시의 몇몇 실시예에 따라 도 2f에 도시된 바와 같이, 플라즈마 클리닝 프로세스(370)가 비아 부분(306), 트렌치 부분(308), 에칭 정지층(110), 접합층(111), 제2 유전체층(112), 반사 방지층(114) 및 하드 마스크층(116)에 대해 수행된다. 플라즈마 클리닝 프로세스(370) 후에, 금속 산화물층(150)이 제거되고 대부분의 잔류물(R)이 제거된다.
플라즈마 클리닝 프로세스(370)는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다. 질소 가스는 금속 산화물층(150)과 잔류물(R)에 있는 일부 접합제를 파괴 또는 파쇄하도록 사용된다. 수소 가스는 금속 산화물층(150)과 잔류물(R)을 환원시키도록 사용된다. 보다 구체적으로, 금속 산화물층(150)과 잔류물(R)은 환원제로서 수소 가스를 이용함으로써 환원된다.
그 뒤에, 확산 배리어층(140)과 전도성 피쳐(142)가 본 개시의 몇몇 실시예에 따라, 도 2g에 도시된 바와 같이 비아 부분(306)과 트렌치 부분(308)에 충전된다.
전도성 피쳐(142)는 제2 유전체층(112) 내에 형성되고, 확산 배리어층(140)에 의해 둘러싸인다. 전도성 구조체(145)는 확산 배리어층(140)과 전도성 피쳐(142)를 트렌치-비아 구조체 내에 충전함으로써 형성된다. 전도성 피쳐(142)는 제1 금속층(104)의 캡핑층(206)에 전기적으로 연결된다. 제1 유전체층(106) 내에 매립된 제1 금속층(104)과 제2 유전체층(112) 내에 매립된 전도성 피쳐(142)는 상호 연결 구조체의 일부를 구성한다.
도 3a 내지 도 3f는 본 개시의 몇몇 실시예에 따라, 상호 연결 구조체를 갖는 반도체 디바이스 구조(100c)를 형성하는 다양한 단계들의 단면도를 도시한다. 반도체 구조체(100c)는, 제1 금속층(104)이 전도성 피쳐(204)와 캡핑층(206)을 포함한다는 점을 제외하고는, 도 1n에 도시된 반도체 구조체(100)와 유사하거나 동일하다. 게다가, 버퍼층(113)은 반도체 구조체(100c)에 사용되지 않는다. 반도체 구조체(100c)를 형성하는 데에 사용되는 프로세스 및 재료는 반도체 구조(100)를 형성하는 데에 사용되는 것과 유사하거나 동일할 수 있으며 여기서는 반복되지 않는다.
도 3a에 도시된 바와 같이, 캡핑층(206)은 전도성 피쳐(204) 위에 형성된다. 버퍼층(113)은 제2 유전체층(112)과 반사 방지층(114) 사이에 형성된다. 몇몇 실시예에서, 버퍼층(113)은 실리콘 질화물로 제조된다.
그 뒤에, 반사 방지층(114)의 부분은 본 개시의 몇몇 실시예에 따라 도 3b에 도시된 바와 같이 제1 에칭 프로세스(310)에 의해 제거된다.
그 뒤에, 버퍼층(113)의 일부와 반사 방지층(114)의 일부는 본 개시의 몇몇 실시예에 따라 도 3c에 도시된 바와 같이 제거된다. 버퍼층(113)의 에칭 속도는 반사 방지층(114)의 에칭 속도와 유전체층(112)의 에칭 속도 사이이다. 따라서, 제2 에칭 프로세스(330)를 수행하는 동안에, 제2 유전체층(112)의 에칭 프로파일은 양호하게 제어될 수 있다.
이어서, 제2 포토레지스트 구조체(220)가 제거된 다음, 본 개시의 몇몇 실시예에 따라 도 3d에 도시된 바와 같이, 제3 에칭 프로세스(350)에 의해 캡핑층(206)을 노출시키도록 에칭된다.
그 뒤에, 플라즈마 클리닝 프로세스(370)가 본 개시의 몇몇 실시예에 따라 도 3e에 도시된 바와 같이 수행된다. 플라즈마 클리닝 프로세스(370) 후에, 금속 산화물층(150)이 제거되고 대부분의 잔류물(R)이 제거된다.
그 뒤에, 확산 배리어층(140)과 전도성 피쳐(142)는, 본 개시의 몇몇 실시예에 따라 도 3f에 도시된 바와 같이, 비아 부분(306)과 트렌치 부분(308) 내에 충전된다.
전술한 바와 같이, 금속 산화물층(150)과 잔류물은 플라즈마 클리닝 프로세스에 의해 제거된다. 그 결과, 비아 부분(306)의 바닥 부분이 금속 산화물층(150)에 의해 차단되지 않는다. 따라서, 전도성 피쳐(142)와 제1 금속층(104) 사이의 접촉 면적이 증가된다.
반도체 디바이스 구조를 형성하는 실시예와 그 형성 방법이 제공된다. 반도체 디바이스 구조는 기판 위에 형성되는 상호 연결 구조체를 포함한다. 상호 연결 구조체는 이중 다마신 구조체를 포함한다. 상호 연결 구조체를 형성하는 중에, 일부 잔류물이 비아 또는 트렌치의 바닥 또는 측벽 상에 형성될 수 있다. 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마 클리닝 프로세스가 수행되어 잔류물을 제거한다. 따라서, 반도체 디바이스 구조의 성능이 향상된다.
몇몇 실시예에서, 반도체 디바이스 구조의 형성 방법이 제공된다. 방법은 기판 위의 제1 유전체층 내에 금속층을 형성하는 단계와 금속층 위에 에칭 정지층을 형성하는 단계를 포함한다. 에칭 정지층은 금속 함유 재료로 제조된다. 방법은 또한 에칭 정지층 위에 제2 유전체층을 형성하는 단계와, 에칭 프로세스에 의해 제2 유전체층의 일부 및 에칭 정지층의 일부를 제거하여 금속층을 노출시키고 비아를 형성하는 단계를 포함한다. 방법은 비아 및 제2 유전체층에 대해 플라즈마 클리닝 프로세스를 수행하는 단계를 더 포함하고, 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다.
몇몇 실시예에서, 반도체 디바이스 구조의 형성 방법이 제공된다. 방법은 기판 위에 에칭 정지층을 형성하는 단계를 포함하고, 에칭 정지층은 알루미늄 함유 재료로 제조된다. 방법은 또한 에칭 정지층 위에 유전체층을 형성하는 단계와 유전체층 위에 반사 방지층을 형성하는 단계를 포함한다. 방법은 반사 방지층 위에 하드 마스크층을 형성하는 단계와 하드 마스크층 위에 패터닝된 포토레지스트층을 형성하는 단계를 더 포함한다. 방법은 패터닝된 포토레지스트층을 마스크로서 이용하고 제1 에칭 프로세스를 수행함으로써 반사 방지층의 일부를 에칭하는 단계와, 유전체층 내에 개구를 형성하도록 제2 에칭 프로레스를 수행함으로써 반사 방지층을 에칭하고, 유전체층의 일부를 에칭하는 단계를 포함한다. 방법은 비아 부분을 형성하도록 제3 에칭 프로세스를 수행함으로써 유전체층과 에칭 정지층을 에칭하는 단계와, 비아 및 제2 유전체층에 대해 플라즈마 클리닝 프로세스를 수행하는 단계를 포함한다. 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다.
몇몇 실시예에서, 반도체 디바이스 구조의 형성 방법이 제공된다. 방법은 기판 위에 금속층을 형성하는 단계와 금속층 위에 에칭 정지층을 형성하는 단계를 포함한다. 에칭 정지층은 알루미늄 함유 재료로 제조된다. 방법은 또한 에칭 정지층 위에 유전체층을 형성하는 단계와 유전체층의 일부 및 에칭 정지층의 일부를 제거하여 금속층을 노출시키고 비아를 형성하는 단계를 포함한다. 금속층과 비아의 측벽 상에 금속 산화물층이 형성된다. 방법은 또한 플라즈마 클리닝 프로세스를 수행하여 금속 산화물층을 제거하는 단계를 포함하고, 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행된다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스 구조의 형성 방법으로서,
    기판 위의 제1 유전체층 내에 금속층을 형성하는 단계;
    상기 금속층 및 상기 제1 유전체층 위에 금속 함유 재료로 제조된 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 위에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층 위에 금속 재료로 제조되는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층의 일부를 패터닝하고, 에칭 프로세스에 의해 상기 제2 유전체층의 일부 및 상기 에칭 정지층의 일부를 제거하여 상기 금속층을 노출시키고 비아를 형성하는 단계; 및
    상기 비아 및 제2 유전체층에 대해 플라즈마 클리닝 프로세스를 수행하는 단계
    를 포함하고, 상기 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행되는 것인 반도체 디바이스 구조의 형성 방법.
  2. 제1항에 있어서, 상기 수소 가스(H2)의 유량에 대한 상기 질소 가스(N2)의 유량의 비율은 2/1 내지 4/1의 범위에 있는 것인 반도체 디바이스 구조의 형성 방법.
  3. 제1항에 있어서,
    상기 플라즈마 클리닝 프로세스 후에, 상기 제2 유전체층에 대해 습식 클리닝 프로세스를 수행하는 단계
    를 더 포함하는 반도체 디바이스 구조의 형성 방법.
  4. 제1항에 있어서, 상기 에칭 프로세스는 불소 함유 가스를 포함하는 에칭 가스를 이용하여 수행되는 것인 반도체 디바이스 구조의 형성 방법.
  5. 제1항에 있어서, 상기 에칭 프로세스와 상기 플라즈마 클리닝 프로세스는 동일한 챔버 내에서 수행되는 것인 반도체 디바이스 구조의 형성 방법.
  6. 제1항에 있어서,
    상기 금속층 아래에 배리어층을 형성하는 단계로서, 상기 금속층은 상기 배리어층에 의해 둘러싸이는 것인 단계; 및
    상기 금속층 위에 캡핑층(capping layer)을 형성하는 단계
    를 더 포함하는 반도체 디바이스 구조의 형성 방법.
  7. 제1항에 있어서,
    상기 비아 내에 전도성 재료를 충전하여 전도성 구조체를 형성하는 단계
    를 더 포함하고, 상기 전도성 구조체는 상기 금속층에 전기적으로 연결되는 것인 반도체 디바이스 구조의 형성 방법.
  8. 반도체 디바이스 구조의 형성 방법으로서,
    기판 위에 알루미늄 함유 재료로 제조된 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 위에 유전체층을 형성하는 단계;
    상기 유전체층 위에 반사 방지층을 형성하는 단계;
    상기 반사 방지층 위에 금속 재료로 제조되는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 패터닝하여 패터닝된 하드 마스크층을 형성하는 단계;
    상기 패터닝된 하드 마스크층 위에 패터닝된 포토레지스트층을 형성하는 단계;
    상기 패터닝된 포토레지스트층을 마스크로서 이용하고 제1 에칭 프로세스를 수행함으로써 상기 반사 방지층의 일부를 에칭하는 단계;
    상기 유전체층 내에 개구를 형성하도록 제2 에칭 프로세스를 수행함으로써 상기 반사 방지층을 에칭하고, 상기 유전체층의 일부를 에칭하는 단계;
    비아 부분을 형성하도록 제3 에칭 프로세스를 수행함으로써 상기 유전체층과 상기 에칭 정지층을 에칭하는 단계; 및
    상기 비아 및 제2 유전체층에 대해 플라즈마 클리닝 프로세스를 수행하는 단계
    를 포함하고, 상기 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행되는 것인 반도체 디바이스 구조의 형성 방법.
  9. 제8항에 있어서,
    상기 유전체층과 상기 반사 방지층 사이에 버퍼층을 형성하는 단계
    를 더 포함하고, 상기 제2 에칭 프로세스 중에, 상기 버퍼층의 에칭 속도는 상기 반사 방지층의 에칭 속도와 상기 유전체층의 에칭 속도의 사이에 있는 것인 반도체 디바이스 구조의 형성 방법.
  10. 반도체 디바이스 구조의 형성 방법으로서,
    기판 위에 금속층을 형성하는 단계;
    상기 금속층 위에 알루미늄 함유 재료로 제조된 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 위에 유전체층을 형성하는 단계;
    상기 유전체층 위에 금속 재료로 제조되는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층의 일부를 패터닝하고, 상기 유전체층의 일부 및 상기 에칭 정지층의 일부를 제거하여 상기 금속층을 노출시키고 비아를 형성하는 단계로서, 상기 금속층과 상기 비아의 측벽 상에 금속 산화물층이 형성되는 것인 단계;
    플라즈마 클리닝 프로세스를 수행하여 상기 금속 산화물층을 제거하는 단계
    를 포함하고, 상기 플라즈마 클리닝 프로세스는 질소 가스(N2)와 수소 가스(H2)를 포함하는 플라즈마를 이용하여 수행되는 것인 반도체 디바이스 구조의 형성 방법.
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