CN112951721A - 用于光致抗蚀剂线粗糙度改善的沟槽蚀刻工艺 - Google Patents

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Abstract

本公开涉及用于光致抗蚀剂线粗糙度改善的沟槽蚀刻工艺。提供了一种形成半导体器件结构的方法。该方法包括在衬底上方形成抗蚀剂结构。抗蚀剂结构包括抗反射涂层(ARC)层和ARC层上方的光致抗蚀剂层。该方法还包括对光致抗蚀剂层进行图案化以在其中形成沟槽。该方法还包括对经图案化的光致抗蚀剂层执行氢等离子体处理。氢等离子体处理被配置为在不蚀刻ARC层的情况下使沟槽的侧壁平滑。该方法还包括使用经图案化的光致抗蚀剂层作为蚀刻掩模来对ARC层进行图案化。

Description

用于光致抗蚀剂线粗糙度改善的沟槽蚀刻工艺
技术领域
本公开一般地涉及用于光致抗蚀剂线粗糙度改善的沟槽蚀刻工艺。
背景技术
集成电路包括许多器件，例如，在半导体衬底上和/或半导体衬底中制造的晶体管、二极管、电容器和电阻器。这些器件最初彼此隔离，并且随后互连在一起以在后端线(BEOL)工艺阶段形成功能电路。随着集成电路中的特征持续缩小，互连结构对集成电路的性能和可靠性的影响增加。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成抗蚀剂结构，所述抗蚀剂结构包括抗反射涂层(ARC)层和位于所述ARC层上方的光致抗蚀剂层；对所述光致抗蚀剂层进行图案化以在其中形成沟槽；对经图案化的光致抗蚀剂层执行氢等离子体处理，其中，所述氢等离子体处理被配置为使所述沟槽的侧壁平滑；以及使用所述经图案化的光致抗蚀剂层作为蚀刻掩模来对所述ARC层进行图案化。
根据本公开的另一实施例，提供了一种形成半导体器件结构的方法，包括：接收衬底；在所述衬底上方形成层间电介质(ILD)层；在所述ILD层上方形成硬掩模层；在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于所述第一OPL上方的第一抗反射涂层(ARC)层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为使所述多个第一沟槽的侧壁平滑；将所述第一图案转移到所述第一ARC层和所述第一OPL中；将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为使所述多个第三沟槽的侧壁平滑；将所述第二图案转移到所述第二ARC层和所述第二OPL中；将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；以及使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化。
根据本公开的又一实施例，提供了一种形成半导体器件结构的方法，包括：接收包括多个导电结构的衬底；在所述衬底上方形成层间电介质(ILD)层；在所述ILD层上方形成硬掩模层；在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于所述第一OPL上方的第一抗反射涂层(ARC)层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为改善所述经图案化的第一光致抗蚀剂层的线宽粗糙度(LWR)；将所述第一图案转移到所述第一ARC层和所述第一OPL中；将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为改善所述经图案化的第二光致抗蚀剂层的线宽粗糙度；将所述第二图案转移到所述第二ARC层和所述第二OPL中；将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化，以在其中形成多个互连开口；以及在所述多个互连开口中形成多个互连结构，其中，所述多个互连结构与所述多个导电结构接触。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不一定是按比例绘制的。相反，为了清楚起见，各种特征的尺寸和(一个或多个)空间关系可能被任意增大或减小。在说明书和附图中，相同的附图标记表示相同的特征。
图1是根据一个或多个实施例的制造半导体器件结构的方法的流程图。
图2-图15是根据一个或多个实施例的在制造的各个阶段期间的半导体器件结构的截面图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。预期其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
在集成电路的制造中，诸如光刻图案化和蚀刻之类的技术用于在半导体衬底上形成互连结构。在光刻工艺中，首先沉积光致抗蚀剂膜。然后将光致抗蚀剂膜暴露于辐射并在显影剂(化学溶液)中显影。显影剂去除部分光致抗蚀剂膜，从而形成包括线图案和/或沟槽图案的抗蚀剂图案。抗蚀剂图案在随后的蚀刻工艺中用作蚀刻掩模，将图案转移到下面的层。抗蚀剂图案的形态(例如，抗蚀剂侧壁角度和侧壁粗糙度)直接影响在集成电路中形成的特征的质量。
抗蚀剂图案的线和/或沟槽通常形成有随机缠绕的边缘。边缘不规则性由线边缘粗糙度(LER)限定。具有LER的线图案的两个边缘产生线宽变化，称为线宽粗糙度(LWR)。较大LWR是不利的，因为在将抗蚀剂图案转移到下面的层中时，蚀刻工艺复制抗蚀剂图案的粗糙度。随着集成电路的特征尺寸在先进技术节点中持续缩小，较大LWR减少了金属线桥窗口。具有较大LWR的相邻互连结构易受电短路的影响，这导致器件退化或故障。
本公开提供了降低布置在衬底上的光致抗蚀剂层的LWR的方法；以及所得到的半导体器件。通过在抗蚀剂曝光和显影工艺之后对光致抗蚀剂层执行氢等离子体处理来减小光致抗蚀剂层的LWR。氢等离子体中的氢自由基使光致抗蚀剂图案化工艺中产生的悬空键饱和，并降低抗蚀剂图案的线宽粗糙度。经改善的抗蚀剂粗糙度增加了金属线的桥裕量，这使得器件可靠性增加。
图1是根据一个或多个实施例的形成半导体器件结构的方法100的流程图。图2至图15是在各种制造阶段期间并且通过方法100制造的示例性半导体器件结构200的截面图。参考图1至图15，下面统一描述方法100和示例性半导体器件结构200。在一些实施例中，在方法100之前、期间、和/或之后执行附加操作，或者替换和/或消除所描述的一些操作。在一些实施例中，将附加特征添加到半导体器件结构200。在一些实施例中，替换或消除半导体器件结构200中所描述的一些特征。本领域普通技术人员将理解，尽管利用以特定顺序执行的操作讨论了一些实施例，但是这些操作可以以另一逻辑顺序执行。
参考图1和图2，根据一个或多个实施例，方法100包括操作102，其中，在衬底210上方形成层组。在一些实施例中，层组包括蚀刻停止层220、层间电介质(ILD)层230、硬掩模层240和第一抗蚀剂结构250。
在一些实施例中，衬底210包括半导体衬底(未单独示出)，包括其中的半导体器件(例如，场效应晶体管)和该半导体衬底上方的至少一个电介质层(未单独示出)。该至少一个电介质层嵌入多个导电结构，例如，第一导电结构212A和第二导电结构212B。在一些实施例中，多个导电结构(212A、212B)包括电连接到半导体器件中的各种组件的栅极和源极/漏极接触。在其他实施例中，多个导电结构(212A、212B)包括互连结构，以提供与半导体衬底中的各种类型的半导体器件的电连接。在一些实施例中，每个导电结构(212A、212B)是提供横向电连接的金属线、提供垂直电连接的金属通孔、或者至少一个金属线和至少一个金属通孔的组合。
在一些实施例中，半导体衬底是包括硅的体半导体衬底。替代地或另外地，在一些实施例中，体半导体衬底包括另一基本半导体(例如，锗)、化合物半导体(例如，砷化镓、镓、磷化物、磷化铟、砷化铟、和/或锑化铟)、合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或其组合。在一些实施例中，半导体衬底包括覆盖体半导体衬底的外延层。此外，在一些实施例中，半导体衬底是包括掩埋氧化物(BOX)层的绝缘体上半导体(SOI)衬底。
至少一个电介质层使多个导电结构(212A、212B)彼此电绝缘。在一些实施例中，至少一个电介质层包括氧化硅。在一些实施例中，至少一个电介质层包括介电常数(k)小于4的低k介电材料。在一些实施例中，电介质层具有小于3.5的k值。在一些实施例中，至少一个电介质层具有小于2.5的k值。合适的低k电介质材料包括但不限于原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的硅酸盐玻璃(例如，硼磷硅酸盐玻璃(BPSG)、氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG))、聚酰亚胺和多孔电介质材料。
导电结构212A、212B被嵌入在电介质层中。在一些实施例中，导电结构212A、212B由导电金属制成，例如，铜(Cu)、铝(Al)、钨(W)、钴(Co)或其合金。
在衬底210上方形成蚀刻停止层220。蚀刻停止层220可以是单层或多个层。蚀刻停止层220保护下面的衬底210免于被执行以蚀刻ILD层230的后续蚀刻工艺的损坏。此外，在一些实施例中，蚀刻停止层220还防止金属杂质、水分或其他气态杂质扩散到衬底210中。在一些实施例中，蚀刻停止层220包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮化硼硅(SiBN)、硅碳氮化硼(SiCBN)、其组合或其他合适的材料。在一些实施例中，蚀刻停止层220通过CVD、PECVD、原子层沉积(ALD)或其他合适的工艺形成。蚀刻停止层220具有适于用作停止层的厚度以保护下面的衬底210免受损坏，并且厚度根据制造半导体器件结构200的工艺节点而变化。
在蚀刻停止层220上方形成ILD层230。在一些实施例中，省略蚀刻停止层220，并且ILD层230直接在衬底210上方。在一些实施例中，ILD层230包括氧化硅。在一些实施例中，ILD层230包括介电常数(k)小于4的低k电介质材料。在一些实施例中，ILD层230具有小于3.5的k值。在一些实施例中，ILD层230具有小于2.5的k值。合适的低k介电材料包括但不限于使用下列项形成的氧化硅：原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的硅酸盐玻璃(例如，硼磷硅酸盐玻璃(BPSG)、氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG))、以及多孔介电材料。在一些实施例中，ILD层230通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、旋涂、或其他合适的沉积工艺形成。
在ILD层230上方形成硬掩模层240。硬掩模层240被配置为在随后的蚀刻工艺期间提供相对于ILD层230的高蚀刻选择性。在一些实施例中，硬掩模层240具有包括氧化硅、氮化硅、或氮氧化硅的单层结构。在一些实施例中，硬掩模层240具有多层结构。在一些实施例中，硬掩模层240具有三层结构，包括底部硬掩模层242、位于底部硬掩模层242上方的中间硬掩模层244、以及位于中间硬掩模层244上方的顶部硬掩模层246。
在一些实施例中，底部硬掩模层242包括电介质氧化物材料(例如，氧化硅)，或介电常数大于4.0的高k电介质氧化物。示例性高k电介质氧化物包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化钛(TiO2)和氧化锆(ZrO2)。在一些实施例中，底部硬掩模层242通过CVD、PECVD、ALD、或其他合适的沉积工艺形成。在一些实施例中，底部硬掩模层242包括通过CVD或PECVD工艺沉积的氧化硅，其使用原硅酸四乙酯(TEOS)和氧作为前体。
在一些实施例中，中间硬掩模层244包括电介质氮化物，例如，氮化硅。在一些实施例中，中间硬掩模层244包括金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。在一些实施例中，中间硬掩模层244通过CVD、PEDVD、ALD、或其他合适的沉积工艺形成。
在一些实施例中，顶部硬掩模层246包括上文针对底部硬掩模层242描述的电介质氧化物或高k电介质氧化物。例如，在一些实施例中，顶部硬掩模层246包括氧化硅、Al2O3、HfO2、ZrO2或其他合适的高k电介质氧化物。在一些实施例中，顶部硬掩模层246包括与底部硬掩模层242的材料相同的电介质材料。在一些实施例中，顶部硬掩模层246包括与底部硬掩模的材料不同的电介质材料。在一些实施例中，顶部硬掩模层246通过CVD、PECVD、ALD、或其他合适的沉积工艺形成。
在硬掩模层240上方形成第一抗蚀剂结构250。在一些实施例中，第一抗蚀剂结构250具有三层结构，包括第一有机平坦化(OPL)252、第一OPL 252上方的第一抗反射涂层(ARC)层254、以及第一ARC层254上方的第一光致抗蚀剂层256。在一些实施例中，省略第一OPL 252、或第一OPL 252和第一ARC层254两者。
第一OPL 252包括有机自平面化材料，其能够提供在其上形成第一ARC层254的平坦化表面。在一些实施例中，第一OPL 252包括旋涂碳、类金刚石碳、聚亚芳基醚、聚酰亚胺、或其他合适的有机平坦化材料。在一些实施例中，第一OPL 252通过CVD、旋涂、或其他合适的沉积工艺形成。第一OPL 252被形成为具有足以提供平坦化表面的厚度。在一些实施例中，第一OPL 252的厚度为约50nm至约300nm。在一些实施例中，如果第一OPL 252的厚度过小，则第一OPL 252不能提供平坦化表面。在一些实施例中，如果第一OPL 252的厚度过大，则由于不必要的材料消耗以及增加的用于图案化第一OPL 252的工艺时间而使生产成本增加。
在第一OPL 252上形成第一ARC层254。第一ARC层254在光刻期间减少了来自下面的层的光的反射，因此增加了在第一光致抗蚀剂层256中形成的图案的精度。在一些实施例中，第一ARC层254包括无氮ARC(NFARC)材料，例如，氧化硅或碳掺杂氧化硅。在一些实施例中，第一ARC层254使用CVD、PVD、ALD、旋涂、或其他合适的沉积工艺来形成。第一ARC层254被形成为具有基于材料和波长提供足够抗反射性质的厚度。在一些实施例中，第一ARC层254的厚度为约20nm至约100nm。在一些实施例中，如果第一ARC层254的厚度过小，则第一ARC层254不能充分地减少光反射，并且因此在第一光致抗蚀剂层256中形成的图案的精度受到损害。在一些实施例中，如果第一ARC层254的厚度过大，则由于不必要的材料消耗和增加的用于蚀刻第一ARC层254的工艺时间而使生产成本增加。
在第一ARC层254上形成第一光致抗蚀剂层256。第一光致抗蚀剂层256用于限定第一图案，该第一图案通过第一ARC层254、第一OPL 252和硬掩摸层240传输到ILD层230。第一光致抗蚀剂层256包括正光致抗蚀剂材料或负光致抗蚀剂材料。在一些实施例中，第一光致抗蚀剂层256包括极紫外(EUV)光致抗蚀剂材料。在一些实施例中，第一光致抗蚀剂层256包括深紫外(DUV)光致抗蚀剂材料。在一些实施例中，第一光致抗蚀剂层256包括分子量范围为2000至20000的有机或无机聚合物。在一些实施例中，第一光致抗蚀剂层256通过旋涂或其他合适的沉积工艺来沉积。在一些实施例中，第一光致抗蚀剂层256的厚度范围为约35nm至约50nm。第一光致抗蚀剂层256的厚度大于第一ARC层254的厚度。在一些实施例中，例如，如果第一光致抗蚀剂层256的厚度过小，则第一光致抗蚀剂层256将在第一ARC层254的图案化期间被去除，这导致第一光致抗蚀剂层256的图案不准确地转移到ILD层230。在一些实施例中，如果第一光致抗蚀剂层256的厚度过大，则由于不必要的材料消耗和增加的用于图案化第一光致抗蚀剂层256的工艺时间而使生产成本增加。
参考图1和图3，方法100进行到操作104，其中，根据一个或多个实施例，第一光致抗蚀剂层256被光刻图案化以形成在其中包括多个第一沟槽260的第一图案。为简单起见，图3中示出了单个第一沟槽260。在一些实施例中，第一图案对应于在后续工艺期间要转移到ILD层230的金属线的图案。第一沟槽260暴露第一ARC层254在第一光致抗蚀剂层256下方的一部分，该部分基本上与多个导电结构中的一个导电结构(例如，第一导电结构212A)对准。
在一些实施例中，用于图案化第一光致抗蚀剂层256的光刻工艺包括将第一光致抗蚀剂层256曝光于辐射的图案，并利用抗蚀剂显影剂根据在第一光致抗蚀剂层256中使用正抗蚀剂还是负抗蚀剂来显影第一光致抗蚀剂层256的曝光或未曝光部分。在一些实施例中，光刻工艺是DUV光刻工艺，其涉及波长范围为193nm至248nm的辐射。在一些实施例中，光刻工艺是EUV光刻工艺，其涉及波长为约13.5nm的辐射。与具有较长波长的辐射相比，EUV辐射的较短波长使得第一光致抗蚀剂层256的图案化更密集。增加的图案密度降低了半导体器件的临界尺寸并促进了技术节点收缩。
然而，光刻工艺中的各种因素(例如，曝光工艺中的光强度变化和/或用于抗蚀剂显影工艺的化学溶液)导致第一光致抗蚀剂层256中的不良临界尺寸控制，从而产生沿第一沟槽260的侧壁262的LWR。当光刻移动到较短波长时，LWR问题变得更严重。较大LWR导致到下面的层的不准确的特征转移，增加了相邻的金属线之间电短路的风险，并最终导致器件退化或失效以及产量损失。
参考图1和图4，方法100进行到操作106，其中，对第一光致抗蚀剂层256执行第一氢等离子体处理。氢等离子体中的带正电的氢原子(H+)使第一沟槽260的侧壁表面上的悬空键饱和，从而平滑第一沟槽260的侧壁262。结果，第一光致抗蚀剂层256中的沟槽图案的LER减小。在一些实施例中，氢等离子体处理使得在第一光致抗蚀剂层256中形成的沟槽图案的LER减小约7.5纳米(nm)至7.3nm。在一些实施例中，第一光致抗蚀剂层256中的沟槽图案的LER在氢等离子体处理之后减少约43％。在一些实施例中，在氢等离子体处理之前的第一光致抗蚀剂层256中的沟槽图案的LER为7nm至8nm，并且在氢等离子体处理之后，第一光致抗蚀剂层256中的沟槽图案的LER减小为3.8nm至4.8nm。过大LER和产生的较大LEW增加了半导体器件结构200(图15)中相邻的金属线296L之间的电短路的风险。
在一些实施例中，通过点燃或电离含氢的工艺气体来产生氢等离子体。在一些实施例中，工艺气体含有氢气和载气。在一些实施例中，载气包括惰性气体，例如，氮、氩气、氦气、或其混合物。控制氢气的流速，使得在氢等离子体处理期间不发生对第一ARC层254的蚀刻。在一些实施例中，氢气的流速为约20标准立方厘米/分钟(sccm)至约500sccm，并且氮气的流速为约10sccm至约300sccm。在一些实施例中，工艺气体还包括含氟气体，例如，氟代甲烷(CH3F)、二氟甲烷(CH2F2)、或三氟甲烷(CHF3)。在一些实施例中，含氟气体的流速为约0sccm至约100sccm。在一些实施例中，氢等离子体处理在约200℃至约600℃的温度下进行。在一些实施例中，氢等离子体处理在约5毫托(mT)至约20mT的压力下进行。在一些实施例中，氢等离子体处理通过范围为约400瓦(W)至约1000W的功率进行。
因此，氢等离子体处理有助于降低第一光致抗蚀剂层256中的图案化特征的LWR。改进的抗蚀剂LWR有助于在随后的图案转移工艺中对下面的层的图案化提供更好的临界尺寸控制。
参考图1和图5，方法100进行到操作108，其中，通过蚀刻工艺将第一光致抗蚀剂层256中的第一图案转移到第一ARC层254和第一OPL252中。蚀刻工艺形成延伸穿过第一ARC层254和第一OPL 252的沟槽264，暴露顶部硬掩模层246的一部分。蚀刻工艺是湿法蚀刻或干法蚀刻工艺。在一些实施例中，使用不同的蚀刻工艺来顺序地蚀刻第一ARC层254和第一OPL252。在一些实施例中，使用单个蚀刻工艺来蚀刻第一ARC层254和第一OPL 252。在一些实施例中，执行干法蚀刻工艺，例如，反应离子蚀刻(RIE)。在一些实施例中，用于蚀刻第一ARC层254和第一OPL 252的蚀刻剂是CF4。在将第一图案转移到第一ARC层254和第一OPL 252中之后，使用合适的工艺(例如，湿法剥离或等离子体灰化)去除第一光致抗蚀剂层256。
参考图1和图6，方法100进行到操作110，其中，通过蚀刻工艺将第一ARC层254和第一OPL 252的第一图案转移到顶部硬掩模层246中。蚀刻工艺形成延伸穿过顶部硬掩模层246的沟槽266，暴露中间硬掩模层244的一部分。蚀刻工艺是湿法蚀刻或干法蚀刻工艺。在一些实施例中，执行RIE以相对于中间硬掩模层244的材料选择性地去除顶部硬掩模层246的材料。
参考图1和图7，方法100进行到操作112，其中，在硬掩模层240上方和第一沟槽266中形成第二抗蚀剂结构270。在一些实施例中，第二抗蚀剂结构270具有三层结构，包括第二OPL 272、位于第二OPL 272上方的第二ARC层274、以及位于第二ARC层274上方的第二光致抗蚀剂层276。在一些实施例中，省略第二OPL 272和第二ARC层274中的一个或两个。
第二OPL 272包括有机自平面化材料，其能够提供在其上形成第二ARC层274的平坦化表面。在一些实施例中，第一OPL 252包括旋涂碳、类金刚石碳、聚亚芳基醚、聚酰亚胺、或其他合适的有机平坦化材料。在一些实施例中，第二OPL 272包括与第一OPL 252的材料相同的材料。在一些实施例中，第二OPL 272包括与第一OPL 252的材料不同的材料。在一些实施例中，第二OPL 272通过CVD、旋涂、或其他合适的沉积工艺形成。第二OPL 272被形成为具有足以提供平坦化表面的厚度。在一些实施例中，第二OPL 272的厚度为约50nm至约300nm。在一些实施例中，如果第二OPL 272的厚度过小，则第二OPL 272不能提供平坦化表面。在一些实施例中，如果第二OPL 272的厚度过大，则由于不必要的材料消耗和增加的用于图案化第二OPL 272的工艺时间而使生产成本增加。
在第二OPL 274上形成第二ARC层274。第二ARC层274在光刻期间减少了来自下面的层的光的反射，因此增加了在第二光致抗蚀剂层276中形成的图案的精度。在一些实施例中，第二ARC层274包括NFARC材料，例如，氧化硅或碳掺杂氧化硅。在一些实施例中，第二ARC层274包括与第一ARC层254的材料相同的材料。在一些实施例中，第二ARC层274包括与第一ARC层254的材料不同的材料。在一些实施例中，第二ARC层274使用CVD、PVD、ALD、旋涂、或其他合适的沉积工艺形成。第二ARC层274被形成为具有基于材料和波长提供足够抗反射性质的厚度。在一些实施例中，第二ARC层274的厚度为约20nm至约100nm。在一些实施例中，如果第二ARC层274的厚度过小，则第二ARC层274不能充分地减少光反射，并且因此在第二光致抗蚀剂层276中形成的图案的精度受到损害。在一些实施例中，如果第二ARC层274的厚度过大，则由于不必要的材料消耗和增加的用于蚀刻第二ARC层274的工艺时间而使生产成本增加。
在第二ARC层274上形成第二光致抗蚀剂层276。第二光致抗蚀剂层276用于限定第二图案，该第二图案通过第二ARC层274、第二OPL 272和硬掩摸层240转移到ILD层230。第二光致抗蚀剂层276包括正光致抗蚀剂材料或负光致抗蚀剂材料。在一些实施例中，第二光致抗蚀剂层276包括EUV光致抗蚀剂材料。在一些实施例中，第二光致抗蚀剂层276包括DUV光致抗蚀剂材料。在一些实施例中，第二光致抗蚀剂层276包括分子量范围为2000至20000的有机或无机聚合物。在一些实施例中，第二光致抗蚀剂层276包括与第一光致抗蚀剂层256的材料相同的材料。在一些实施例中，第二光致抗蚀剂层276包括与第一光致抗蚀剂层256的材料不同的材料。在一些实施例中，第二光致抗蚀剂层276通过旋涂或其他合适的沉积工艺来沉积。在一些实施例中，第二光致抗蚀剂层276的厚度范围为约35nm至约50nm。第二光致抗蚀剂层276的厚度大于第二ARC层274的厚度。在一些实施例中，例如，如果第二光致抗蚀剂层276的厚度过小，则第二光致抗蚀剂层276将在第二ARC层274的图案化期间被去除，这导致第二光致抗蚀剂层276的图案不准确地转移到ILD层230。在一些实施例中，如果第二光致抗蚀剂层276的厚度过大，则由于不必要的材料消耗和增加的用于图案化第二光致抗蚀剂层276的工艺时间而使生产成本增加。
参考图1和图8，方法100进行到操作114，其中，根据一个或多个实施例，第二光致抗蚀剂层276被光刻图案化以形成在其中包括多个第二沟槽280的第二图案。为简单起见，示出了单个第二沟槽280。
在一些实施例中，第二图案对应于在后续工艺期间要转移到ILD层230的金属线的另一图案。第二光致抗蚀剂层276中的第二图案被配置为与第一光致抗蚀剂层256中的第一图案形成双图案化结构。在一些实施例中，第二图案被形成为使得第二沟槽280中的一个被插入在第一图案的两个相邻的第一沟槽260(图3)之间(未示出)。因此，第二图案与第一图案组合以形成最终图案，该最终图案的间距小于单个光刻工艺所允许的间距。间距对应于最终图案中的相邻的沟槽之间的距离。第二沟槽280暴露第二ARC层274在第二光致抗蚀剂层276下方的一部分，该部分基本上与多个导电结构中的一个导电结构(例如，与第一导电结构212A相邻的第二导电结构212B)对准。
在一些实施例中，用于图案化第二光致抗蚀剂层276的光刻工艺基本上类似于用于图案化第一光致抗蚀剂层256的光刻工艺。例如，第二光致抗蚀剂层276曝光于辐射的图案，并且利用抗蚀剂显影剂根据在第二光致抗蚀剂层276中使用正抗蚀剂还是负抗蚀剂来显影第二光致抗蚀剂层276的曝光部分或未曝光部分。类似于上面在图3中描述的第一沟槽260，用于图案化第二光致抗蚀剂层276的光刻工艺还导致沿第二沟槽280的侧壁282的LWR。
参考图1和图9，方法100进行到操作116，其中，对第二光致抗蚀剂层276执行第二氢等离子体处理。执行在用于产生氢等离子体的工艺气体组成和氢等离子体处理条件的方面与上面在操作104中所描述的基本上类似的工艺来平滑第二光致抗蚀剂层276中的第二沟槽280的侧壁282。在一些实施例中，氢等离子体处理使得在第二光致抗蚀剂层276中形成的沟槽图案的LER减小约7.5nm至4.3nm。在一些实施例中，在氢等离子体处理之后，第二光致抗蚀剂层276中的沟槽图案的LER减小约43％。在一些实施例中，在氢等离子体处理之前的第二光致抗蚀剂层276中的沟槽图案的LER为7nm至8nm，并且在氢等离子体处理之后，第二光致抗蚀剂层276中的沟槽图案的LER减小到3.8nm至4.8nm。第二光致抗蚀剂层276中的过大LER和所产生的较大LEW增加了半导体器件结构200(图15)中相邻的金属线296L之间的电短路的风险。
在一些实施例中，第二等离子体处理的条件与用于降低第一光致抗蚀剂层256中的沟槽图案的LWR的第一等离子体处理的条件基本相同。在一些实施例中，第二等离子体处理在气体组成、流速、工艺温度、工艺压力和功率方面的至少一个参数与用于降低第一光致抗蚀剂层256中的沟槽图案的LWR的第一等离子体处理不同。在一些实施例中，在第二等离子体处理中使用的工艺气体包含氢气和载气。在一些实施例中，载气包括惰性气体，例如，氮、氩、氦、或其混合物。氢气的流速被控制为使得在氢等离子体处理期间不发生对第一ARC层254的蚀刻。在一些实施例中，氢气的流速为约20标准立方厘米/分钟(sccm)至约500sccm，并且氮气的流速为约10sccm至约300sccm。在一些实施例中，工艺气体还包括含氟气体，例如，氟代甲烷(CH3F)、二氟甲烷(CH2F2)、或三氟甲烷(CHF3)。在一些实施例中，含氟气体的流速为约0sccm至约100sccm。在一些实施例中，氢等离子体处理在约200℃至约600℃范围内的温度下进行。在一些实施例中，氢等离子体处理在约5毫托(mT)至约20mT范围内的压力下进行。在一些实施例中，氢等离子体处理通过范围为约400瓦(W)至约1000W的功率进行。
因此，氢等离子体处理有助于降低第二光致抗蚀剂层276中的图案化特征的LWR。改进的抗蚀剂LWR有助于在随后的图案转移工艺中对下面的层的图案化提供更好的临界尺寸控制。
参考图1和图10，方法100进行到操作118，其中，通过蚀刻工艺将第二光致抗蚀剂层276中的第二图案转移到第二ARC层274和第二OPL272中。蚀刻工艺形成延伸穿过第二ARC层274和第二OPL 272的沟槽284，暴露顶部硬掩模层246的一部分。蚀刻工艺是湿法蚀刻或干法蚀刻工艺。在一些实施例中，使用不同的蚀刻工艺来顺序蚀刻第二ARC层274和第二OPL272。在一些实施例中，使用单个蚀刻工艺来蚀刻第二ARC层274和第二OPL 272。在一些实施例中，执行干法蚀刻处理，例如，RIE。在一些实施例中，用于蚀刻第二ARC层274和第二OPL272的蚀刻剂是CF4。在将第二图案转移到第二ARC层274和第二OPL 272中之后，使用合适的工艺(例如，湿法剥离或等离子体灰化)去除第二光致抗蚀剂层276。
参考图1和图11，方法100进行到操作120，其中，通过蚀刻工艺将第二ARC层274和第二OPL 272中的第二图案转移到顶部硬掩模层246中。蚀刻工艺形成延伸穿过顶部硬掩模层246的沟槽286，暴露中间硬掩模层244的一部分。蚀刻工艺是湿法蚀刻或干法蚀刻工艺。在一些实施例中，执行RIE以相对于中间硬掩模层244的材料选择性地去除顶部硬掩模层246的材料。在一些实施例中，用于蚀刻顶部硬掩模层246的蚀刻剂包括CF4、CHF3、CH2F2、或其组合。在一些实施例中，相邻的沟槽266和286之间的间距(P)为约30nm至约50nm。在图案化顶部硬掩模层246之后，通过例如干法蚀刻工艺或湿法蚀刻工艺去除第二ARC层274和第二OPL 272。
参考图1和图12，方法100进行到操作122，其中，通过蚀刻工艺将顶部硬掩模层246中的第一图案和第二图案的组合图案转移到中间硬掩模层244和底部硬掩模层242中。蚀刻工艺形成延伸穿过中间硬掩模层244和底部硬掩模层242的沟槽288，暴露ILD层230的覆盖导电结构212A和212B的部分。蚀刻工艺是湿法蚀刻或干法蚀刻工艺。在一些实施例中，使用不同的蚀刻工艺来顺序蚀刻中间硬掩模层244和底部硬掩模层242。在一些实施例中，使用单个蚀刻工艺来蚀刻中间硬掩模层244和底部硬掩模层242。在一些实施例中，执行干法蚀刻工艺，例如，RIE。在一些实施例中，用于蚀刻中间硬掩模层244和底部硬掩模层242的蚀刻剂包括CF4、CHF3、CH2F2、或其组合。在蚀刻工艺之后，通过干法蚀刻或湿法蚀刻工艺去除顶部硬掩模层246，该蚀刻工艺相对于中间硬掩模层244选择性地去除顶部硬掩模层246的材料。
参考图1和图13，方法100进行到操作124，其中，形成互连开口290，其延伸穿过ILD层230和蚀刻停止层220，暴露导电结构212A、212B的部分。互连开口290各自包括沟槽290T和通孔开口290V，并且使用双镶嵌工艺形成。在一些实施例中，执行蚀刻工艺以去除由沟槽288暴露的ILD层230的上部的部分，以在ILD层230的上部中限定沟槽290T。在一些实施例中，蚀刻工艺为各向异性蚀刻，例如，RIE或等离子体蚀刻。接下来，执行光刻和蚀刻工艺以在相应的沟槽290T内限定通孔开口290V。如果存在，通孔开口290V延伸穿过ILD层230和蚀刻停止层220。光刻工艺包括在中间硬掩模层244上方施加光致抗蚀剂层(未示出)以填充沟槽290T和沟槽288。然后通过将光致抗蚀剂层暴露于辐射的图案并使光致抗蚀剂层显影来图案化光致抗蚀剂层，以形成图案化光致抗蚀剂层(未示出)。一旦形成图案化光致抗蚀剂层，则执行一个或多个各向异性蚀刻工艺以使用图案化光致抗蚀剂层作为蚀刻掩模来蚀刻ILD层230和蚀刻停止层220，在相应的沟槽290T下方形成通孔开口290V。在形成通孔开口290V之后，例如通过湿法剥离或等离子体灰化来去除图案化光致抗蚀剂层。
参考图1和图14，方法100进行到操作126，其中，形成导电衬垫层292和导电材料层294。导电衬垫层292被沉积在互连开口290的侧壁和底部、沟槽288的侧壁上、以及ILD层230的顶表面上。在一些实施例中，导电衬垫层292包括扩散阻挡材料，其防止导电材料层294中的金属扩散到ILD 30中。在一些实施例中，导电衬垫层292包括Ti、TiN、Ta、TaN、Ru、RuN、或其他合适的扩散阻挡材料。在一些实施例中，导电衬垫层292包括上述扩散阻挡材料的堆叠，例如，Ti/TiN或Ta/TaN。在一些实施例中，利用诸如CVD、PECVD、PVD、或ALD之类的共形沉积工艺来沉积导电衬垫层292。
随后，在导电衬垫层292上方沉积导电材料层294以填充互连开口290和沟槽288。在一些实施例中，导电材料层294包括Cu、Al、W、Co、及其合金、或其他合适的导电金属。在一些实施例中，通过合适的沉积工艺(例如，CVD、PECVD、溅射或电镀)来沉积导电材料层294。继续沉积工艺，直到导电材料层294填充互连开口290和沟槽288并在ILD层230上方延伸为止。在一些实施例中，当Cu或Cu合金被用于导电材料层294时，在形成导电材料层294之前，在导电衬垫层293上形成可选的电镀种子层(未示出)。在一些实施例中，通过沉积工艺形成可选的电镀种子层，包括例如CVD、PECVD、ALD和PVD。
参考图1和图15，方法100进行到操作128，其中，互连结构296A、296B各自包括导电衬垫292L，并且在互连开口290中形成导电材料部分294P。在一些实施例中，互连结构包括接触第一导电结构212A的第一互连结构296A和接触第二导电结构212B的第二互连结构296B。位于相应的沟槽290T中的每个互连结构296A、296B的一部分构成金属线296L，并且位于相应的通孔开口290V中的每个互连结构296A、296B的另一部分构成通孔296V。
通过使用平坦化工艺去除导电材料层294和导电衬垫层292的位于ILD层230的顶表面上方的部分来形成互连结构296A、296B。在一些实施例中，执行CMP工艺以从ILD层130的顶表面去除导电材料层294和导电衬垫层292。CMP工艺还从ILD层230的顶表面去除剩余的硬掩模层240，例如，中间硬掩摸层244和底部硬掩摸层242。在平坦化之后，保留在每个互连开口290中的导电材料层294的一部分构成导电材料部分294P，保留在每个互连开口290中的导电衬垫层292的一部分构成导电衬垫292L。在平坦化工艺之后，互连结构296A、296B的顶表面与ILD层130的顶表面共面。
在一些实施例中，氢等离子体处理有助于在光致抗蚀剂层中的图案通过硬掩模层240转移到下面的ILD层230之前降低抗蚀剂图案的LWR。结果，在ILD层230中形成的复制抗蚀剂图案的轮廓的沟槽290T具有改善的LWR。互连开口290中的沟槽290T的改进的LWR有助于减少随后在其中形成的相邻的金属线296L之间的电短路的机会。因此，图案化光致抗蚀剂层上的氢等离子体处理有助于扩大金属线的桥裕量，这使得提高器件可靠性。在一些实施例中，根据方法100制备的金属线的最终开口具有范围为约3.3nm至约5.3nm的LER粗糙度。
本说明书的一个方面涉及一种形成半导体器件结构的方法。该方法包括在衬底上方形成抗蚀剂结构。抗蚀剂结构包括抗反射涂层(ARC)层和位于ARC层上方的光致抗蚀剂层。该方法还包括对光致抗蚀剂层进行图案化以在其中形成沟槽。该方法还包括对经图案化的光致抗蚀剂层执行氢等离子体处理。氢等离子体处理被配置为在不蚀刻ARC层的情况下使沟槽的侧壁平滑。该方法还包括使用经图案化的光致抗蚀剂层作为蚀刻掩模来对ARC层进行图案化。在一些实施例中，执行氢等离子体处理包括：使用包括氢气和载气的工艺气体。在一些实施例中，载气包括从包括氮、氩、和氦的组中选出的至少一种惰性气体。在一些实施例中，执行氢等离子体处理包括以约20标准立方厘米/分钟(sccm)至约500sccm的范围内的流速供应氢气。在一些实施例中，执行氢等离子体处理包括以约10sccm至约300sccm的范围内的流速供应载气。在一些实施例中，工艺气体还包括氟代甲烷(CH3F)、二氟甲烷(CH2F2)、或三氟甲烷(CHF3)。在一些实施例中，形成抗蚀剂结构还包括：形成有机平坦化层(OPL)，其中，ARC层位于OPL上方；并且使用经图案化的光致抗蚀剂层作为蚀刻掩模来对OPL进行图案化。在一些实施例中，该方法还包括：在衬底上方形成另一抗蚀剂结构，该另一抗蚀剂结构包括另一抗反射涂层(ARC)层和位于该ARC层上方的另一光致抗蚀剂层，对另一光致抗蚀剂层进行图案化以在其中形成另一沟槽，对经图案化的另一光致抗蚀剂层执行另一氢等离子体处理，其中，另一氢等离子体处理被配置为在不蚀刻另一ARC层的情况下使另一沟槽的侧壁平滑，以及使用经图案化的另一光致抗蚀剂层作为蚀刻掩模对另一ARC层进行图案化。
本说明书的另一方面涉及一种形成半导体器件结构的方法。该方法包括接收衬底。该方法还包括在衬底上方形成层间电介质(ILD)层。该方法还包括在ILD层上方形成硬掩模层。该方法还包括在衬底上方形成第一抗蚀剂结构，该第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于第一OPL上方的第一抗反射涂层(ARC)层、以及位于第一ARC层上方的第一光致抗蚀剂层。该方法还包括对第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案。该方法还包括对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理。第一氢等离子体处理被配置为在不蚀刻第一ARC层的情况下使该多个第一沟槽的侧壁平滑。该方法还包括将第一图案转移到第一ARC层和第一OPL中。该方法还包括将第一图案转移到硬掩模层中以在硬掩模层中形成多个第二沟槽。该方法还包括在经图案化的硬掩模层上方和多个第二沟槽中形成第二抗蚀剂结构，该第二抗蚀剂结构包括第二OPL、位于第二OPL上方的第二ARC层、以及位于第二ARC层上方的第二光致抗蚀剂层。该方法还包括对第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案。该方法还包括对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，该第二氢等离子体处理被配置为在不蚀刻第二ARC层的情况下使该多个第三沟槽的侧壁平滑。该方法还包括将第二图案转移到第二ARC层和第二OPL中。该方法还包括将第二图案转移到经图案化的硬掩模层中以在经图案化的硬掩模层中形成多个第四沟槽。该多个第四沟槽中的每个第四沟槽被设置在多个第二沟槽中的两个相邻的第二沟槽之间。该方法还包括使用经图案化的硬掩模层作为蚀刻掩模来对ILD层进行图案化。在一些实施例中，执行第一氢等离子体处理和执行第二氢等离子体处理包括：使用包括氢气和载气的工艺气体。在一些实施例中，载气包括氮、氩、氦、或其混合物。在一些实施例中，第一氢等离子体处理和第二氢等离子体处理是在约200℃至600℃的范围内的温度下独立地执行的。在一些实施例中，第一氢等离子体处理和第二氢等离子体处理是在约5毫托(mT)至约20mT的范围内的压力下独立执行的。在一些实施例中，第一氢等离子体处理和第二氢等离子体处理是通过约400W至约1000W的范围内的功率独立执行的。在一些实施例中，多个第二沟槽中的一个第二沟槽与多个第四沟槽中的相邻的第四沟槽之间的间距为约30nm至约50nm。在一些实施例中，在执行第一氢等离子体处理之后，第一光致抗蚀剂层中的多个第一沟槽的线宽粗糙度为2nm至5nm。在一些实施例中，执行第二氢等离子体处理的工艺参数中的至少一个工艺参数不同于执行第一氢等离子体处理的工艺参数。
本说明书的又一方面涉及一种形成半导体器件结构的方法。该方法包括接收包括多个导电结构的衬底。该方法还包括在衬底上方形成层间电介质(ILD)层。该方法还包括在ILD层上方形成硬掩模层。该方法还包括在衬底上方形成第一抗蚀剂结构，该第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于第一OPL上方的第一抗反射涂层(ARC)层、以及位于第一ARC层上方的第一光致抗蚀剂层。该方法还包括对第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案。该方法还包括对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理。该第一氢等离子体处理被配置为在不蚀刻第一ARC层的情况下改善经图案化的第一光致抗蚀剂层的线宽粗糙度(LWR)。该方法还包括将第一图案转移到第一ARC层和第一OPL中。该方法还包括将第一图案转移到硬掩模层中以在硬掩模层中形成多个第二沟槽。该方法还包括在经图案化的硬掩模层上方和多个第二沟槽中形成第二抗蚀剂结构，该第二抗蚀剂结构包括第二OPL、位于第二OPL上方的第二ARC层、以及位于第二ARC层上方的第二光致抗蚀剂层。该方法还包括对第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案。该方法还包括对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理。第二氢等离子体处理被配置为在不蚀刻第二ARC层的情况下改善经图案化的第二光致抗蚀剂层的线宽粗糙度。该方法还包括将第二图案转移到第二ARC层和第二OPL中。该方法还包括将第二图案转移到经图案化的硬掩模层中以在经图案化的硬掩模层中形成多个第四沟槽。该多个第四沟槽中的每个第四沟槽被设置在多个第二沟槽中的两个相邻的第二沟槽之间。该方法还包括使用经图案化的硬掩模层作为蚀刻掩模来对ILD层进行图案化，以在其中形成多个互连开口。该方法还包括在多个互连开口中形成多个互连结构。该多个互连结构与多个导电结构接触。在一些实施例中，执行第一氢等离子体处理和执行第二氢等离子体处理包括：使用包括氢气和载气的工艺气体。在一些实施例中，形成硬掩模层包括：在ILD层上方形成底部硬掩模层、在底部硬掩模层上方形成中间硬掩模层、以及在中间硬掩模层上方形成顶部硬掩模层。该多个第二沟槽和多个第四沟槽被形成在顶部硬掩模层中。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件结构的方法，包括：在衬底上方形成抗蚀剂结构，所述抗蚀剂结构包括抗反射涂层(ARC)层和位于所述ARC层上方的光致抗蚀剂层；对所述光致抗蚀剂层进行图案化以在其中形成沟槽；对经图案化的光致抗蚀剂层执行氢等离子体处理，其中，所述氢等离子体处理被配置为使所述沟槽的侧壁平滑；以及使用所述经图案化的光致抗蚀剂层作为蚀刻掩模来对所述ARC层进行图案化。
示例2是示例1所述的方法，其中，执行所述氢等离子体处理包括：使用包括氢气和载气的工艺气体。
示例3是示例2所述的方法，其中，所述载气包括从包括氮、氩、和氦的组中选出的至少一种惰性气体。
示例4是示例2所述的方法，其中，执行所述氢等离子体处理包括：以约20标准立方厘米/分钟(sccm)至约500sccm的范围内的流速供应所述氢气。
示例5是示例2所述的方法，其中，执行所述氢等离子体处理包括：以约10sccm至约300sccm的范围内的流速供应所述载气。
示例6是示例2所述的方法，其中，所述工艺气体还包括氟代甲烷(CH3F)、二氟甲烷(CH2F2)、或三氟甲烷(CHF3)。
示例7是示例1所述的方法，其中，形成所述抗蚀剂结构还包括：形成有机平坦化层(OPL)，其中，所述ARC层位于所述OPL上方；并且使用所述经图案化的光致抗蚀剂层作为蚀刻掩模来对所述OPL进行图案化。
示例8是示例1所述的方法，还包括：在衬底上方形成另一抗蚀剂结构，所述另一抗蚀剂结构包括另一抗反射涂层(ARC)层和位于所述另一ARC层上方的另一光致抗蚀剂层；对所述另一光致抗蚀剂层进行图案化以在其中形成另一沟槽；对经图案化的另一光致抗蚀剂层执行另一氢等离子体处理，其中，所述另一氢等离子体处理被配置为在不蚀刻所述另一ARC层的情况下使所述另一沟槽的侧壁平滑；以及使用所述经图案化的另一光致抗蚀剂层作为蚀刻掩模对所述另一ARC层进行图案化。
示例9是一种形成半导体器件结构的方法，包括：接收衬底；在所述衬底上方形成层间电介质(ILD)层；在所述ILD层上方形成硬掩模层；在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于所述第一OPL上方的第一抗反射涂层(ARC)层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为使所述多个第一沟槽的侧壁平滑；将所述第一图案转移到所述第一ARC层和所述第一OPL中；将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为使所述多个第三沟槽的侧壁平滑；将所述第二图案转移到所述第二ARC层和所述第二OPL中；将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；以及使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化。
示例10是示例9所述的方法，其中，执行所述第一氢等离子体处理和所述执行第二氢等离子体处理包括：使用包括氢气和载气的工艺气体。
示例11是示例10所述的方法，其中，所述载气包括氮、氩、氦、或其混合物。
示例12是示例9所述的方法，其中，所述第一氢等离子体处理和所述第二氢等离子体处理是在约200℃至600℃的范围内的温度下独立执行的。
示例13是示例9所述的方法，其中，所述第一氢等离子体处理和所述第二氢等离子体处理是在约5毫托(mT)至约20mT的范围内的压力下独立执行的。
示例14是示例9所述的方法，其中，所述第一氢等离子体处理和所述第二氢等离子体处理是通过约400W至约1000W的范围内的功率独立执行的。
示例15是示例9所述的方法，其中，所述多个第二沟槽中的一个第二沟槽与所述多个第四沟槽中的相邻的第四沟槽之间的间距为约30nm至约50nm。
示例16是示例9所述的方法，其中，在执行所述第一氢等离子体处理之后，所述第一光致抗蚀剂层中的所述多个第一沟槽的线宽粗糙度为2nm至5nm。
示例17是示例9所述的方法，其中，执行所述第二氢等离子体处理的工艺参数中的至少一个工艺参数不同于执行所述第一氢等离子体处理的工艺参数。
示例18是一种形成半导体器件结构的方法，包括：接收包括多个导电结构的衬底；在所述衬底上方形成层间电介质(ILD)层；在所述ILD层上方形成硬掩模层；在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层(OPL)、位于所述第一OPL上方的第一抗反射涂层(ARC)层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为改善所述经图案化的第一光致抗蚀剂层的线宽粗糙度(LWR)；将所述第一图案转移到所述第一ARC层和所述第一OPL中；将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为改善所述经图案化的第二光致抗蚀剂层的线宽粗糙度；将所述第二图案转移到所述第二ARC层和所述第二OPL中；将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化，以在其中形成多个互连开口；以及在所述多个互连开口中形成多个互连结构，其中，所述多个互连结构与所述多个导电结构接触。
示例19是示例18所述的方法，其中，执行所述第一氢等离子体处理和执行所述第二氢等离子体处理包括：使用包括氢气和载气的工艺气体。
示例20是示例18所述的方法，其中，形成所述硬掩模层包括：在所述ILD层上方形成底部硬掩模层；在所述底部硬掩模层上方形成中间硬掩模层；以及在所述中间硬掩模层上方形成顶部硬掩模层，其中，所述多个第二沟槽和所述多个第四沟槽被形成在所述顶部硬掩模层中。

Claims (10)

1.一种形成半导体器件结构的方法，包括：
在衬底上方形成抗蚀剂结构，所述抗蚀剂结构包括抗反射涂层ARC层和位于所述ARC层上方的光致抗蚀剂层；
对所述光致抗蚀剂层进行图案化以在其中形成沟槽；
对经图案化的光致抗蚀剂层执行氢等离子体处理，其中，所述氢等离子体处理被配置为使所述沟槽的侧壁平滑；以及
使用所述经图案化的光致抗蚀剂层作为蚀刻掩模来对所述ARC层进行图案化。
2.根据权利要求1所述的方法，其中，执行所述氢等离子体处理包括：使用包括氢气和载气的工艺气体。
3.根据权利要求2所述的方法，其中，所述载气包括从包括氮、氩、和氦的组中选出的至少一种惰性气体。
4.根据权利要求2所述的方法，其中，执行所述氢等离子体处理包括：以20标准立方厘米/分钟sccm至500sccm的范围内的流速供应所述氢气。
5.根据权利要求2所述的方法，其中，执行所述氢等离子体处理包括：以10sccm至300sccm的范围内的流速供应所述载气。
6.根据权利要求2所述的方法，其中，所述工艺气体还包括氟代甲烷CH3F、二氟甲烷CH2F2、或三氟甲烷CHF3。
7.根据权利要求1所述的方法，其中，形成所述抗蚀剂结构还包括：
形成有机平坦化层OPL，其中，所述ARC层位于所述OPL上方；并且
使用所述经图案化的光致抗蚀剂层作为蚀刻掩模来对所述OPL进行图案化。
8.根据权利要求1所述的方法，还包括：
在衬底上方形成另一抗蚀剂结构，所述另一抗蚀剂结构包括另一抗反射涂层ARC层和位于所述另一ARC层上方的另一光致抗蚀剂层；
对所述另一光致抗蚀剂层进行图案化以在其中形成另一沟槽；
对经图案化的另一光致抗蚀剂层执行另一氢等离子体处理，其中，所述另一氢等离子体处理被配置为在不蚀刻所述另一ARC层的情况下使所述另一沟槽的侧壁平滑；以及
使用所述经图案化的另一光致抗蚀剂层作为蚀刻掩模对所述另一ARC层进行图案化。
9.一种形成半导体器件结构的方法，包括：
接收衬底；
在所述衬底上方形成层间电介质ILD层；
在所述ILD层上方形成硬掩模层；
在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层OPL、位于所述第一OPL上方的第一抗反射涂层ARC层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；
对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；
对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为使所述多个第一沟槽的侧壁平滑；
将所述第一图案转移到所述第一ARC层和所述第一OPL中；
将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；
在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；
对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；
对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为使所述多个第三沟槽的侧壁平滑；
将所述第二图案转移到所述第二ARC层和所述第二OPL中；
将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；以及
使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化。
10.一种形成半导体器件结构的方法，包括：
接收包括多个导电结构的衬底；
在所述衬底上方形成层间电介质ILD层；
在所述ILD层上方形成硬掩模层；
在所述衬底上方形成第一抗蚀剂结构，所述第一抗蚀剂结构包括第一有机平坦化层OPL、位于所述第一OPL上方的第一抗反射涂层ARC层、以及位于所述第一ARC层上方的第一光致抗蚀剂层；
对所述第一光致抗蚀剂层进行图案化以形成在其中包括多个第一沟槽的第一图案；
对经图案化的第一光致抗蚀剂层执行第一氢等离子体处理，其中，所述第一氢等离子体处理被配置为改善所述经图案化的第一光致抗蚀剂层的线宽粗糙度LWR；
将所述第一图案转移到所述第一ARC层和所述第一OPL中；
将所述第一图案转移到所述硬掩模层中以在所述硬掩模层中形成多个第二沟槽；
在经图案化的硬掩模层上方和所述多个第二沟槽中形成第二抗蚀剂结构，所述第二抗蚀剂结构包括第二OPL、位于所述第二OPL上方的第二ARC层、以及位于所述第二ARC层上方的第二光致抗蚀剂层；
对所述第二光致抗蚀剂层进行图案化以形成在其中包括多个第三沟槽的第二图案；
对经图案化的第二光致抗蚀剂层执行第二氢等离子体处理，其中，所述第二氢等离子体处理被配置为改善所述经图案化的第二光致抗蚀剂层的线宽粗糙度；
将所述第二图案转移到所述第二ARC层和所述第二OPL中；
将所述第二图案转移到所述经图案化的硬掩模层中以在所述经图案化的硬掩模层中形成多个第四沟槽，其中，所述多个第四沟槽中的每个第四沟槽被设置在所述多个第二沟槽中的两个相邻的第二沟槽之间；
使用所述经图案化的硬掩模层作为蚀刻掩模来对所述ILD层进行图案化，以在其中形成多个互连开口；以及
在所述多个互连开口中形成多个互连结构，其中，所述多个互连结构与所述多个导电结构接触。
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