TW202114068A - 半導體裝置的形成方法 - Google Patents

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Abstract

一種方法包含形成第一導電部件於基板上。形成接觸第一導電部件的導孔。導孔包含導電材料。對導孔的頂表面執行化學機械研磨(CMP)製程。沉積層間介電(ILD)層於導孔上。形成溝槽於層間介電層中，以暴露導孔。以接觸導孔的第二導電部件填充溝槽。第二導電部件包含與導電材料相同的材料。

Description

半導體裝置的形成方法
本發明實施例是關於半導體技術，特別是關於具有介於導孔與導線之間的改良的接觸電阻之半導體裝置及其形成方法。
半導體積體電路(IC)產業經歷了指數級增長。IC材料及設計的技術進步已經產生了幾代IC，其中每一代都比上一代具有更小，且更複雜的電路。在IC發展的過程中，功能密度(functional density)(亦即，每個晶片區域的互連裝置的數量)通常已經增加，同時幾何尺寸(亦即，可以使用製造製程產生的最小部件(或線))已經縮小了。這種按照比例縮小的製程通常藉由提高產品良率並降低相關成本來提供益處。這種按照比例的縮小也增加了IC結構(諸如，三維電晶體)與製程的複雜性，而且為了實現這些進步，需要在IC製程及製造中進行類似的發展。舉例而言，當裝置尺寸持續減小時，裝置性能(諸如與各種缺陷相關的裝置性能劣化)及場效電晶體的製造成本變得更具挑戰性。儘管解決這種挑戰的方法通常是足夠的，但它們並不是在所有方面都完全令人滿意。
一實施例是關於一種方法。所述方法包含：形成第一導電部件於基板上。形成與第一導電部件接觸的導孔。導孔包含導電材料。對導孔的頂表面執行化學機械研磨(CMP)製程。沉積層間介電(ILD)層於導孔上。形成溝槽於ILD層中，以暴露導孔。以接觸導孔的第二導電部件填充溝槽。第二導電部件包含與導電材料相同的材料。
另一實施例是關於一種方法。所述方法包含：形成第一介電層於基板上。在第一製程中，形成導孔於第一介電層中。形成第二介電層於第一介電層及導孔上。在不同於第一製程的第二製程中，形成導電部件於第二介電層中。導電部件包含與導孔相同類型的導電材料。
又另一實施例是關於一種半導體裝置。所述半導體裝置包含：基板、形成於基板上的第一介電層、形成於第一介電層中的第一導電部件、在第一介電層上的第二介電層、設置在第二介電層中的導孔、以及在第二介電層上的第三介電層。從第一介電層的頂表面，導孔具有大於85度的側壁角度。第二導電部件形成在第三介電層中。其中，第二導電部件包含與導孔相同的導電材料。
以下的揭露內容提供許多不同的實施例或範例以實施所提標的之不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化本揭露。當然，這些特定的範例並非用以限定。舉例而言，若是本揭露書敘述了將一第一部件形成於一第二部件之上(over)或上(on)，即表示其可能包含上述第一部件與上述第二部件是直接接觸(in direct contact)的實施例，亦可能包含了將附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞，諸如「在…下方(beneath)」、「下方(below)」、「較低的(lower)」、「上方(above)」、「較高的(upper)」及類似的用詞，係了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關敘述也可依此相同解釋。
本揭露整體上涉及半導體裝置及其製造，並且更具體地涉及具有介於導孔及導電部件之間的經改善的(improved)電阻的半導體裝置。
在習知的半導體製造製程中，後段製程(Back End of Line，BEOL)涉及各種介電層的形成，每個介電層具有設置在其中(therein)的導線(例如，金屬線)。設置在一個介電層中的金屬線透過導孔連接到設置在另一個介電層中的金屬線。藉由沉積諸如銅(copper)、或鎢(tungsten)之導電材料於形成在介電層中的溝槽，來形成導孔。然後，形成後續的介電層，並進行圖案化以形成暴露出下層(underlying)導孔的另一溝槽。之後，將另一種導電材料沉積到最近形成的溝槽中以形成金屬線。為了避免金屬層擴散到介電層中，在將金屬材料沉積至其中之前，將阻障層(通常由氮化鈦(titanium nitride)、或氮化鉭(tantalum nitride)形成)放置到最近形成的溝槽中。然而，此阻障層對介於導孔及導線之間的界面(interface)增加了電阻。在一些情況下，介於金屬層及介電層之間有多層，諸如黏著層(glue layer)(在一些情況下，也稱為黏合層(adhesion layer))、及阻障層。其期望的是，藉由減小或消除電阻，來改善此電阻。
根據本文所述的原理，藉由減少或消除介於導孔及導線之間的界面，改善導孔及導線之間的接觸電阻(contact resistance)。其可以藉由讓導孔使用與導線相同類型的導電材料來進行。舉例而言，導孔及導線之兩者都可由釕(ruthenium)形成。因為釕能夠沉積在介電層內，而無需在介於導線及在其內形成釕的介電層之間使用阻障層，所以釕可稱為無阻障金屬(barrier-free metal)。使用本文所述的原理，藉由減小或消除這種接觸電阻，來改善介於導孔與導線之間的接觸電阻。這使得電路效率更高且功能更好。
第1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J圖是顯示形成導孔及導線的說明性製程的圖，其中在介於導孔及導線之間具有經改善的接觸電阻。根據本範例，半導體裝置包含基板102及第一介電層104。
半導體基板102可為矽(silicon)基板。半導體基板可為矽晶圓(wafer)的一部分。可考慮其他半導體材料。基板102可包含本質(單元素)半導體(elementary semiconductor)，諸如：矽、鍺(germanium)、及/或其他合適的材料的；化合物半導體，諸如：碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)、及/或其他合適的材料；合金半導體(alloy semiconductor)，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他合適的材料。基板102可為具有均勻組成的單層材料。可替代地，基板102可包含具有適合用於IC裝置製造的相似或不同組成的多個材料層。在一範例中，基板102可為具有形成於氧化矽(silicon oxide)層上的矽層之絕緣層上矽(silicon-on-insulator，SOI)基板。在另一範例中，在基板102可包含導電層、半導體層、介電層、其它層、或其組合。
第一介電層104包含兩種類型的子層。在一範例中，第一子層104a是二氧化矽(silicon dioxide)，且第二子層104b是氮化矽(silicon nitride)。可考慮其他類型的介電材料。可透過各種沉積製程來形成第一介電層104(並因此形成第一子層104a、及第二子層104b)。
第1B圖顯示了在第一介電層104中之溝槽106的形成。可使用光微影圖案化(photolithographic patterning)技術來形成溝槽106。舉例而言，在本範例中，藉由光微影圖案化及蝕刻來形成溝槽106。用於定義溝槽106的光阻劑(photoresist)(或阻劑(resist))層可形成在第一介電層104上。阻劑層包含光敏(photosensitive)材料，當光敏材料暴露在諸如紫外(UV)光、深紫外(deep UV，DUV)光、或極紫外(extreme UV，EUV)光的光線時，使層發生性質變化(property change)。此性質變化可用於藉由顯影(developing)製程，選擇性地移除阻劑層的經暴露部分、或未暴露部分。此種形成圖案化阻劑層的製程也稱為光微影圖案化製程、或光微影製程。在一實施例中，藉由光微影圖案化製程，將阻劑層圖案化，以留下光阻劑材料的一部分。在圖案化阻劑層之後，在半導體結構上執行蝕刻製程，以打開(open)第一介電層104並形成溝槽106，從而將開口從阻劑層轉移到第一介電層104。在藉由濕式剝離(wet stripping)、或電漿灰化(plasma ashing)對第一介電層104進行圖案化之後，可移除剩餘的阻劑層。在一些範例中，光微影製程包含旋轉塗佈(spin-on coating)阻劑層、阻劑層的軟烤(soft baking)、遮罩對準(aligning)、暴露(exposing)、暴露後烘烤(post-exposure baking)、顯影阻劑層、沖洗(rinsing)、以及乾燥(舉例而言，硬烤(hard baking))。可替代地，可藉由諸如無遮罩(maskless)光微影、電子束寫入(electron-beam writing)、及離子束植入(ion-beam writing)的其他方法來實施、補充、或取代光微影製程。圖案化第一介電層104的蝕刻製程可包含濕式蝕刻、乾式蝕刻、或其組合。蝕刻製程可包含多個蝕刻步驟。
第1C圖顯示了在第一介電層104中的第一導電部件108的形成。可以各種手段形成第一導電部件108。在一範例中，藉由在溝槽106中沉積諸如鎢的金屬材料，來形成第一導電部件108。然後，可將化學機械研磨(Chemical Mechanical Polishing，CMP)製程應用於經沉積的金屬材料，以平坦化第一導電部件108的頂表面、及第一介電層104的頂表面。
儘管在第1C圖中未顯示，但是第一導電部件108可透過導孔(亦未顯示)電連接到基板102中的部件。舉例而言，第一導電部件108可連接到基板中的電晶體的源極、汲極、或閘極部件。在基板包含亦為BEOL的一部分的介電層的範例中，第一導電部件108可連接到下層的導電部件。
第1D圖顯示了第二介電層110的形成。第二介電層110亦包含多個子層，亦即第一子層110a、第二子層110b。第一子層110a可為二氧化矽，且第二子層110b可為氮化矽。可考慮其他類型的介電材料。可透過各種沉積製程來形成第二介電層110(且因此形成第一子層110a、及第二子層110b)。
第1E圖顯示了在第二介電層110中之溝槽112的形成。可使用光微影圖案化技術來形成溝槽112。舉例而言，在本範例中，藉由光微影圖案化及蝕刻來形成溝槽112。用於定義溝槽112的光阻劑(或阻劑)層可形成在第二介電層110上。阻劑層包含光敏材料，當光敏材料暴露在諸如紫外(UV)光、深紫外(DUV)光、或極紫外(EUV)光之類的光線時，使層發生性質變化。此性質變化可用於藉由顯影製程選擇性地移除阻劑層的經暴露部分、或未暴露部分。此種形成圖案化阻劑層的製程也稱為光微影圖案化製程、或光微影製程。在一實施例中，藉由光微影圖案化製程，將阻劑層圖案化，以留下光阻劑材料的一部分。在圖案化阻劑層之後，在半導體結構上執行蝕刻製程，以打開第二介電層110並形成溝槽112，從而將開口從阻劑層轉移到第二介電層110。在藉由濕式剝離、或電漿灰化對第二介電層110進行圖案化之後，可移除剩餘的阻劑層。在一些範例中，光微影製程包含旋轉塗佈阻劑層、阻劑層的軟烤、遮罩對準、暴露、暴露後烘烤、顯影阻劑層、沖洗、以及乾燥(舉例而言，硬烤)。可替代地，可藉由諸如無遮罩光微影、電子束寫入、及離子束寫入的其他方法來實施、補充、或取代光微影製程。圖案化第二介電層110的蝕刻製程可包含濕式蝕刻、乾式蝕刻、或其組合。蝕刻製程可包含多個蝕刻步驟。
第1F圖顯示了在溝槽112中的導電材料114之沉積。導電材料114可為各種金屬材料中的一種，諸如：釕(ruthenium)、鎢(tungsten)、鈷(cobalt)、或銅(copper)。在一特定範例中，導電材料114包含釕。可使用化學氣相沉積(Chemical Vapor Deposition，CVD)製程來沉積釕。CVD製程可使用Ru3 Co12 作為前驅物。CVD製程可在大約100~200攝氏度的範圍之溫度下執行。此範圍是對於在溝槽內沉積導電材料的理想選擇。如果溫度太高或太低，導電材料可能無法適當地形成。在一些範例中，可使用其他沉積技術，諸如：電漿氣相沉積(Plasma Vapor Deposition，PVD)、或原子層沉積(Atomic Layer Deposition，ALD)。
第1G圖顯示了在導電材料上執行以形成導孔116的CMP製程115。CMP製程115使晶圓的表面平坦化，使得導孔116的頂表面與第二介電層110的頂表面共平面(conplanar)。導孔116直接接觸下層部件，亦即第一導電部件108，且因此提供到下層的第一導電部件108的電連接。在CMP製程115之後，導孔116的高度可在10到30奈米的範圍內。相對於相鄰導孔108，導孔116的底部可具有約5~15奈米的臨界尺寸。
第1H圖顯示了第三介電層118的形成。第三介電層118亦包含多個子層。在一些範例中，第三介電層118可被稱為層間介電(Interlayer Dielectric，ILD)層。在此情況下，第三介電層118包含蝕刻停止層118a、低k(低介電常數)介電層118b、以及硬遮罩層118c。在一些範例中，第三介電層118可僅包含蝕刻停止層118a及低k介電層118b。在一些範例中，第三介電層118可僅包含低k介電層118b。可藉由各種沉積製程來形成介電層118(且因此形成子層，亦即蝕刻停止層118a、低k介電層118b、以及硬遮罩層118c)。
第1I圖顯示了在第三介電層118中之溝槽120的形成。可使用光微影圖案化技術來形成溝槽120。舉例而言，在本範例中，藉由光微影圖案化及蝕刻來形成溝槽120。用於定義溝槽120的光阻劑(或阻劑)層可形成在第三介電層118上。阻劑層包含光敏材料，當光敏材料暴露於諸如紫外(UV)光、深紫外(DUV)光、或極紫外(EUV)光之類的光線時，使層發生性質變化。此性質變化可用於藉由顯影製程選擇性地移除阻劑層的經暴露部分、或未暴露部分。此種形成圖案化阻劑層的製程也稱為光微影圖案化製程、或光微影製程。在一實施例中，藉由光微影圖案化製程，將阻劑層圖案化，以留下光阻劑材料的一部分。在圖案化阻劑層之後，在半導體結構上執行蝕刻製程，以打開第三介電層118並形成溝槽120，從而將開口從阻劑層轉移到第三介電層118。在藉由濕式剝離、或電漿灰化對第三介電層118進行圖案化之後，可移除剩餘的阻劑層。在一些範例中，光微影製程包含旋轉塗佈阻劑層、阻劑層的軟烤、遮罩對準、暴露、暴露後烘烤、顯影阻劑層、沖洗、以及乾燥(舉例而言，硬烤)。可替代地，可藉由諸如無遮罩光微影、電子束寫入、及離子束寫入的其他方法來實施、補充、或取代光微影製程。圖案化第三介電層118的蝕刻製程可包含濕式蝕刻、乾式蝕刻、或其組合。蝕刻製程可包含多個蝕刻步驟。
第1J圖顯示了在溝槽120中的第二導電部件122。第二導電部件122亦可使用與用於形成導孔116相同的製程來沉積。另外，第二導電部件122可包含與導孔116相同類型的導電材料。具體而言，如果導孔116是由釕形成，則第二導電部件122亦可由釕形成。因為釕可沉積到溝槽120中，而無需先形成阻障層來防止金屬擴散到第三介電層118中，所以釕是在這種情況下提供特殊優勢的多種材料之一。釕亦可良好地附著在第三介電層118的表面上，而不需要依賴阻障層或黏著層。藉由不存在阻障層或黏著層，在介於第二導電部件122及導孔116之間不存在界面。沒有此種界面，能減少或消除介於導孔116及第二導電部件122之間的接觸電阻。在一些實施例中，第二導電部件122沿著閘極部件的方向延伸。在一些實施例中，第二導電部件122沿著鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的鰭片結構的方向延伸。換句話說，第二導電部件122沿著通道部件的方向延伸。
第2圖是顯示導孔的錐角(tapering angle)的圖。當使用本文所述的原理時，導孔116將以相對陡峭的角度漸縮(tapered)。具體而言，介於導孔的底表面(或下面的第一導電部件108的頂表面)與導孔116之間的角度大於85度。因此，導孔的結構與使用習知的雙鑲嵌(dual damascene)製程製造的結構不同。在一些實施例中，在介於導孔116及第二導電部件122之間存在界面。
第3A、3B、及3C圖是顯示介於導孔及導線之間的說明性尺寸關係的圖。第3A至3C圖顯示了第一導電部件108、導孔116、及第二導電部件122的俯視圖。從第3A圖的範例中可看出，導孔116的直徑304大於第二導電部件122的寬度302。第3B圖顯示了在其中導孔116的直徑304類似於第二導電部件122的寬度302的範例。第3C圖顯示了在其中導孔116的直徑304小於第二導電部件122的寬度304的範例。在一些範例中，第二導電部件122可具有在約5~150奈米的範圍中之長度。
第4圖是顯示用於形成導孔及導線的說明性方法400的流程圖，其中介於導孔及導線之間具有經改善的接觸電阻。根據本範例，方法400包含用於在基板(舉例而言，基板102)上形成第一導電部件(舉例而言，第一導電部件108)的製程402。更具體而言，第一導電部件可形成在已經沉積在基板上的介電層內。
第一導電部件可以各種手段形成。在一範例中，藉由在溝槽內沉積諸如鎢的金屬材料，來形成第一導電部件。然後，可將化學機械研磨(CMP)製程應用於經沉積的金屬材料，以平坦化導電部件的頂表面、及介電層的頂表面。第一導電部件可透過導孔電連接到在基板中的部件。舉例而言，第一導電部件可連接到基板中的電晶體的源極、汲極、或閘極部件。在基板包含亦為BEOL的一部分的介電層的範例中，第一導電部件可連接到下層的導電部件。
方法400進一步包含用於在第一製程中形成接觸第一導電部件的導孔(舉例而言，導孔116)的製程404，導孔包含導電材料。在一範例中，導孔包含釕。可在另一介電層內形成導孔。導孔可藉由沉積導電材料在溝槽中來形成。導電材料可為各種金屬材料中的一種，諸如：釕、鎢、鈷、或銅。在一特定範例中，導電材料包含釕。可使用第一CVD製程沉積釕。第一CVD製程可使用Ru3 Co12 作為前驅物。CVD製程可在約100~200攝氏度的範圍中的溫度下執行。
方法400進一步包含對導孔之頂表面執行CMP製程(舉例而言，CMP製程115)的製程406。CMP製程使晶圓的表面平坦化，使得導孔的頂表面與介電層的頂表面共平面。導孔直接接觸下層部件，且因此提供到下層的第一導電部件的電連接。在CMP製程之後，導孔可具有在10~30奈米的範圍中的高度。相對於相鄰導孔，導孔116的底部可具有約5~15奈米的臨界尺寸。
方法400進一步包含用於形成層間介電(ILD)層(舉例而言，第三介電層118)於導孔上的製程408。在一些範例中，ILD層亦包含多個子層。在一範例中，ILD層包含蝕刻停止層(舉例而言，蝕刻停止層118a)、低k介電層(舉例而言，低k介電層118b)、及硬遮罩層(舉例而言，硬遮罩層118c)。在一些範例中，ILD層可僅包含蝕刻停止層及低k介電層。
方法400進一步包含用於在ILD層內形成溝槽(舉例而言，溝槽120)以暴露導孔的製程410。可使用光微影圖案化技術來形成溝槽。舉例而言，可將光阻劑放置在ILD層的頂部。光阻劑可用於光微影圖案化ILD層。舉例而言，光阻劑可透過光遮罩被暴露於光源。然後，可使其顯影，以移除溝槽將要被設置處的光阻劑的一部分，並保留光阻劑的其他部分。然後，可將蝕刻製程應用於ILD層的經暴露部分，以形成溝槽。
方法400進一步包含用於在第二製程中在溝槽內形成與導孔接觸的第二導電部件(舉例而言，第二導電部件122)的製程412，第二導電部件包含與導電材料相同的材料。亦可使用與用於形成導孔相同的製程來沉積第二導電部件。此外，第二導電部件結構可包含與導孔相同類型的導電材料。具體而言，如果導孔是由釕形成，則第二導電部件亦可由釕形成。因為釕可沉積到溝槽中，而無需先形成阻障層來防止金屬擴散到ILD層中，所以釕是在這種情況下提供特殊優勢的多種材料之一。釕亦可良好地附著在ILD層的表面上，而不需要依賴阻障層或黏著層。藉由不存在阻障層或黏著層，在介於第二導電部件及導孔之間不存在界面。沒有此種界面，能減少或消除介於導孔及第二導電部件之間的接觸電阻。
第5圖是顯示用於形成導孔及導線的說明性方法500的流程圖，其中介於導孔及導線之間具有經改善的接觸電阻。根據本範例，方法500包含用於在基板(舉例而言，基板102)上形成第一介電層(舉例而言，第一介電層104)的製程502。半導體基板可為矽基板。半導體基板可為矽晶圓的一部分。可考慮其他半導體材料。基板可包含本質(單元素)半導體，諸如：矽、鍺、及/或其他合適的材料的；化合物半導體，諸如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及/或其他合適的材料；合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他合適的材料。基板可為具有均勻組成的單層材料。可替代地，基板可包含具有適合用於IC裝置製造的相似或不同組成的多個材料層。在一範例中，基板可為具有形成於氧化矽層上的矽層之絕緣層上矽(SOI)基板。在另一範例中，在基板可包含導電層、半導體層、介電層、其它層、或其組合。
介電層可包含兩種類型的子層。在一範例中，第一子層(舉例而言，第一子層104a)是二氧化矽，且第二子層(舉例而言，第二子層104b)是氮化矽。可考慮其他類型的介電材料。可透過各種沉積製程來形成介電層(並因此形成子層)。
方法500進一步包含用於在第一介電層內形成導孔(舉例而言，導孔116)的製程504。在一範例中，導孔包含釕。可在另一介電層內形成導孔。導孔可藉由沉積導電材料在溝槽中來形成。導電材料可為各種金屬材料中的一種，諸如：釕、鎢、鈷、或銅。在一特定範例中，導電材料包含釕。可使用第一CVD製程沉積釕。第一CVD製程可使用Ru3 Co12 作為前驅物。CVD製程可在約100~200攝氏度的範圍中的溫度下執行。
方法500進一步包含用於在第一介電層及導孔上形成第二介電層(舉例而言，第二介電層110)的製程506。第二介電層亦可包含多個子層。第一子層(舉例而言，第一子層110a)可為二氧化矽，且第二子層(舉例而言，第二子層110b)可為氮化矽。可考慮其他類型的介電材料。可透過各種沉積製程來形成介電層(並因此形成子層)。
方法500進一步包含用於在第二介電層內形成導電部件的製程508，導電部件包含與導孔相同類型的導電材料。亦可使用與用於形成導孔的相同製程來沉積第二導電部件。然而，其為與用於形成導孔的製程不同之獨立的製程。具體而言，可在介於導孔的形成與第二導電部件的形成之間執行其他製程。舉例而言，在形成導孔之後，但在形成第二導電材料之前，執行第二介電層的沉積。
另外，第二導電部件結構可包含與導孔相同類型的導電材料。具體而言，如果導孔是由釕形成，則第二導電部件亦可由釕形成。因為釕可沉積到溝槽中，而無需先形成阻障層來防止金屬擴散到ILD層中，所以釕是在這種情況下提供特殊優勢的多種材料之一。釕亦可良好地附著在ILD層的表面上，而不需要依賴阻障層或黏著層。藉由不存在阻障層或黏著層，在介於第二導電部件及導孔之間不存在界面。沒有此種界面，能減少或消除介於導孔及第二導電部件之間的接觸電阻。
因此，藉由應用本文所述的原理，藉由減少或消除介於導孔及導線之間的界面，來改善介於導孔及導線之間的接觸電阻。具體而言，藉由對導孔使用與導線相同類型的導電材料來實現優點。舉例而言，導孔及導線之兩者都可由釕形成。因為釕能夠沉積在介電層內，而無需在介於導線及在其內形成釕的介電層之間使用阻障層，所以釕可被稱為無阻障金屬。因此，使用本文所述的原理，藉由減小或消除這種接觸電阻，來改善介於導孔與導線之間的接觸電阻。這使得電路效率更高且功能更好。
此外，使用本文所述的製造技術，所產生的結構與使用習知製造技術所產生的結構不同且為可區分的。舉例而言，當使用本文所述的製造技術時，導孔將以相對陡峭的角度漸縮。具體而言，介於導孔的底表面(或下層的第一導電部件108的頂表面)與導孔116之間的角度大於85度。因此，導孔的結構與使用習知的雙鑲嵌製程製造的結構不同。另外，使用本文所述的技術，可產生使得導孔的直徑大於第二導電部件的寬度之結構。儘管技術允許這樣的結構，但是可產生其他結構。舉例而言，導孔的直徑可相似於第二導電部件的寬度。或者，導孔的直徑可小於第二導電部件的寬度。
根據一範例，一種方法包含：形成第一導電部件於基板上。形成與第一導電部件接觸的導孔。導孔包含導電材料。對導孔的頂表面執行化學機械研磨(CMP)製程。沉積層間介電(ILD)層於導孔上。形成溝槽於ILD層中，以暴露導孔。以接觸導孔的第二導電部件填充溝槽。第二導電部件包含與導電材料相同的材料。
在一些實施例中，導電材料包含無阻障(barrier-free)金屬。在一些實施例中，相較於上視圖，第二導電部件的橫向邊界(lateral boundaries)與導孔的橫向邊界不對齊(aligned)。在一些實施例中，導孔使用：化學氣相沉積(Chemical Vapor Deposition，CVD)製程、電漿氣相沉積(Plasma Vapor Deposition，PVD)製程及原子層沉積(Atomic Layer Deposition，ALD)製程中的至少一種來沉積。在一些實施例中，CVD製程使用Ru3 CO12 前驅物。在一些實施例中，用於CVD製程的沉積溫度係在約100~200℃(degrees Celsius)的範圍中。在一些實施例中，導電材料包含：釕(ruthenium)、鎢(tungsten)、鈷(cobalt)及銅(copper)中的至少一種。在一些實施例中，相對於第一導電部件的上表面，導孔的輪廓(profile)具有大於85度的角度。在一些實施例中，導孔的直徑大於第二導電部件的寬度。在一些實施例中，第二導電部件沉積在溝槽中，且沒有介於第二導電部件與ILD層之間的阻障(barrier)。
根據一範例，一種方法包含：形成第一介電層於基板上。在第一製程中，形成導孔於第一介電層中。形成第二介電層於第一介電層及導孔上。在不同於第一製程的第二製程中，形成導電部件於第二介電層中。導電部件包含與導孔相同類型的導電材料。
在一些實施例中，導孔的直徑大於導電部件的寬度。在一些實施例中，導孔的底部直接接觸閘極部件。在一些實施例中，導孔的底部直接接觸源極/汲極部件。在一些實施例中，導孔直接接觸第一介電層，且導電部件直接接觸第二介電層。在一些實施例中，導孔的直徑小於導電部件的寬度。在一些實施例中，導孔的直徑大約等於導電部件的寬度。
根據一範例，半導體裝置包含基板、形成於基板上的第一介電層、形成於第一介電層中的第一導電部件、在第一介電層上的第二介電層、設置在第二介電層中的導孔以及在第二介電層上的第三介電層。從第一介電層的頂表面，導孔具有大於85度的側壁角度。第二導電部件形成在第三介電層中。其中，第二導電部件包含與導孔相同的導電材料。
在一些實施例中，第二導電部件設置在第三介電層中，且沒有位於第二導電部件與第三介電層之間的阻障層。在一些實施例中，導孔的直徑大於第二導電部件的寬度。
前述內文概述了各種實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在本文中介紹的各種實施例等相同之優點。本技術領域中具有通常知識者也應裡解這些等效的構型並未背離本揭露的發明精神與範圍，且在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變，置換或修改。
102:基板 104:第一介電層 104a,110a:第一子層 104b,110b:第二子層 106,112,120:溝槽 108:第一導電部件 110:第二介電層 114:導電材料 115:化學機械研磨製程 116:導孔 118:第三介電層 118a:蝕刻停止層 118b:低k介電層 118c:硬遮罩層 122:第二導電部件 302:寬度 304:直徑 400,500:方法 402,404,406,408,410,412,502,504,506,508:製程
根據以下的詳細說明並配合所附圖式，能夠最好的理解本揭露的所有態樣。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A、1B、1C、1D、1E、1F、1G、1H、1I、及1J圖是根據本文所述原理的一個範例，繪示用於形成具有介於兩者之間的經改善的接觸電阻的導孔及導線的說明性製程的圖式。 第2圖是根據本文所述原理的一個範例，繪示導孔的錐角(tapering angel)的圖式。 第3A、3B、及3C圖是根據本文所述原理的一個範例，繪示介於導孔及導線之間的說明性尺寸關係的圖。 第4圖是根據本文所述原理的一個範例，繪示用於形成具有介於兩者之間的經改善的接觸電阻的導孔及導線的示例性方法的流程圖。 第5圖是根據本文所述原理的一個範例，繪示用於形成具有介於兩者之間的經改善的接觸電阻的導孔及導線的示例性方法的流程圖。
102:基板
104:第一介電層
104a,110a:第一子層
104b,110b:第二子層
108:第一導電部件
110:第二介電層
116:導孔
118:第三介電層
118a:蝕刻停止層
118b:低k介電層
118c:硬遮罩層
122:第二導電部件

Claims (1)

  1. 一種半導體裝置的形成方法，其包括： 形成一第一導電部件於一基板上； 形成一導孔，該導孔接觸該第一導電部件，且該導孔包含一導電材料； 對該導孔的一頂表面執行化學機械研磨(CMP)製程； 沉積一層間介電層於該導孔上； 形成一溝槽於該層間介電(ILD)層中，以暴露該導孔；以及 以接觸該導孔的一第二導電部件填充該溝槽，該第二導電部件包含與該導電材料相同的材料。
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