KR101565797B1 - 콘택 플러그를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은, 기판의 활성 영역과의 우수한 전기적 접촉을 제공할 수 있는 콘택 플러그를 포함하는 반도체 장치를 개시한다. 본 발명의 일실시예에 따른 반도체 장치는, 제1 영역과 제2 영역이 정의된 반도체 층; 반도체 층 상에 형성되고, 제1 영역과 전기적으로 연결된 제1 콘택 플러그; 반도체 층 상에 형성되고, 제2 영역과 전기적으로 연결된 제2 콘택 플러그; 제1 콘택 플러그와 전기적으로 연결된 도전층; 및 도전층과 제2 콘택 플러그를 서로 절연하도록, 도전층과 제2 콘택 플러그의 사이에 위치하고, 도전층의 측면 및 바닥면 일부와 대면하는 절연층;을 포함한다.
반도체 장치, 콘택 플러그, 비트 라인, 자기 정렬

Description

콘택 플러그를 포함하는 반도체 장치{Semiconductor device having contact plug}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 기판의 활성 영역과의 우수한 전기적 접촉을 제공할 수 있는 콘택 플러그를 포함하는 반도체 장치에 관한 것이다.
반도체 장치에서 기판 상의 활성 영역은 콘택 플러그를 통하여 다른 구조물과 전기적으로 연결된다. 반도체 장치가 점차 미세해짐에 따라, 미세한 영역에 신뢰성 있는 콘택 플러그를 형성하는 방법이 연구되어 왔다. 그 중 하나의 시도로서, 비트 라인 콘택 플러그와 비트 라인을 먼저 형성한 후에, 상기 비트 라인을 덮는 스페이서를 마스크로 이용하여 스토리지 콘택 플러그를 형성하는 자기 정렬 콘택(self aligning contact, SAC) 형성 방법이 있다.
그러나, 비트 라인 사이의 간격이 미세해 짐에 따라, 상기 간격에 형성되는 스토리지 콘택 플러그가 기판의 활성 영역에 도달하지 못할 우려가 있고, 또한 상기 비트 라인을 덮는 스페이서가 식각에 의하여 손상될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 기판의 활성 영역과의 우수한 전기적 접촉을 제공할 수 있는 콘택 플러그를 포함하는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 제1 영역과 제2 영역이 정의된 반도체 층; 상기 반도체 층 상에 형성되고, 상기 제1 영역과 전기적으로 연결된 제1 콘택 플러그; 상기 반도체 층 상에 형성되고, 상기 제2 영역과 전기적으로 연결된 제2 콘택 플러그; 상기 제1 콘택 플러그와 전기적으로 연결된 도전층; 및 상기 도전층과 상기 제2 콘택 플러그를 서로 절연하도록, 상기 도전층과 상기 제2 콘택 플러그의 사이에 위치하고, 상기 도전층의 측면 및 바닥면 일부와 대면하는 절연층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제2 콘택 플러그는 상부의 단면적에 비하여 하부의 단면적이 더 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 절연층의 하측면과 대면하도록 연장될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 절연층은 상기 제2 콘택 플러그와 대면하고 제1 높이를 가지는 제1 측면과 상기 제2 콘택 플러그와 대향하고 제2 높이를 가지는 제2 측면을 가질 수 있다. 또한, 상기 제1 높이는 상기 제2 높이에 비하여 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다. 또한, 상기 제1 콘택 플러그, 상기 제2 콘택 플러그, 상기 도전층, 또는 이들 모두는 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택 플러그와 상기 도전층 사이에 식각 저지층이 개재될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 도전층은 비트 라인이고, 상기 제1 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고, 상기 제2 콘택 플러그는 스토리지 콘택 플러그일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 활성 영역들을 포함하는 반도체 층; 상기 반도체 층 상에 형성되고, 상기 활성 영역들 중 하나와 전기적으로 연결된 비트 라인 콘택 플러그; 상기 반도체 층 상에 형성되고, 상기 활성 영역들 중 다른 하나와 전기적으로 연결된 스토리지 콘택 플러그; 상기 비트 라인 콘택 플러그와 전기적으로 연결된 비트 라인; 상기 스토리지 콘택 플러그와 전기적으로 연결된 스토리지 캐패시터; 및 상기 비트 라인과 상기 스토리지 콘택 플러그를 서로 절연하도록, 상기 비트 라인과 상기 스토리지 콘택 플러그의 사이에 위치하고, 상기 비트 라인의 측면 및 바닥면 일부와 대면하고, 그 하측면에서 상기 스토리지 콘택 플러그와 대면하는 절연층; 을 포함한다.
본 발명의 반도체 장치는, 비트 라인 콘택 플러그, 비트 라인, 및 스토리지 콘택 플러그를 순차적으로 형성하는 종래의 방법과는 다르게, 콘택 플러그들을 먼저 형성하고, 잔여 공간에 비트 라인을 형성하여 구현할 수 있다. 이에 따라 상기 콘택 플러그의 형성을 위한 공간을 용이하게 확보할 수 있다. 또한, 상기 콘택 플러그가 상기 비트 라인의 하측으로 연장되므로, 상기 콘택 플러그와 활성 영역 사이의 전기적 접촉 면적을 증가시킬 수 있다. 따라서, 반도체 장치의 신뢰성을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아 니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들 은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되 어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 콘택 플러그들을 포함하는 반도체 장치(1)를 도시하는 단면도이다.
도 1을 참조하면, 게1 영역과 제2 영역을 포함하는 반도체 층(100) 상에 제1 층간 절연층(110), 식각 저지층(130) 및 제2 층간 절연층(140)이 순차적으로 위치한다.
반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 반도체 층(100)은 소자분리막(미도시), 활성 영역(미도시), 및 게이트 구조물(미도시)을 포함할 수 있다. 상기 활성 영역(미도시)은 통상적인 소스/드레인 영역(미도시), 및/또는 채널 영역(미도시)을 포함할 수 있다. 상기 게이트 구조물은 통상적인 트랜지스터일 수 있고, 예를 들어 게이트 절연층, 게이트 전극, 스페이서, 및 캡핑층을 포함할 수 있다.
상기 제1 영역에 대하여 설명하면, 반도체 층(100) 상에 제1 층간 절연층(110)을 관통하고, 반도체 층(100)의 상기 제1 영역과 전기적으로 연결되는 제1 콘택 플러그(120)가 위치한다. 제1 콘택 플러그(120) 상에 제2 층간 절연층(140)을 관통하는 도전층(180)이 위치한다. 도전층(180) 상에 제2 층간 절연층(140)을 관통하는 제4 층간 절연층(190)이 위치한다. 도시되지는 않았지만, 도전층(180)과 제1 콘택 플러그(120) 사이에 식각 저지층(130)이 위치할 수 있다. 제2 층간 절연 층(140)과 도전층(180) 사이 및 제2 층간 절연층(140)과 제4 층간 절연층(190) 사이의 측벽에는 측벽 절연층(170)이 위치한다.
도전층(180)은 비트 라인일 수 있고, 제1 콘택 플러그(120)는 비트 라인과 연결되는 비트 라인 콘택 플러그일 수 있다. 또한, 상기 제1 영역은 상기 활성 영역, 즉 소스/드레인 영역일 수 있고, 이에 따라 제2 콘택 플러그(150)는 상기 소스/드레인 영역과 전기적으로 연결될 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
상기 제2 영역에 대하여 설명하면, 또한, 반도체 층(100) 상에 제1 층간 절연층(110) 및 제2 층간 절연층(140)을 관통하여 반도체 층(100)의 상기 제2 영역과 전기적으로 연결되는 제2 콘택 플러그(150)가 위치한다. 제2 콘택 플러그(150)와 제1 층간 절연층(110) 사이에는 측벽 절연층(170)이 위치한다. 특히, 제2 콘택 플러그(150)는 측벽 절연층(170)의 하측면과 대면하도록 연장될 수 있다. 또한, 측벽 절연층(170)은 제1 층간 절연층(110)에 비하여 높은 제2 콘택 플러그(150)의 측면과 대면하도록 연장된다. 제1 층간 절연층(110) 상에 도전층(180)이 위치한다. 도전층(180)의 측면의 일부와 바닥면의 일부는 측벽 절연층(170)과 대면하고, 이에 따라 제2 콘택 플러그(150)로부터 이격되어 절연된다. 이에 따라, 도전층(180)과 제2 콘택 플러그(150)는 측벽 절연층(170)에 의하여 전기적으로 절연된다. 또한, 측벽 절연층(170)은 도전층(180) 및 제2 층간 절연층(140)과 대면할 수 있다.
도전층(180) 상에 제4 층간 절연층(190)이 위치한다. 제4 층간 절연층(190)은 측벽 절연층(170)에 의하여 둘러싸여 있다. 따라서, 측벽 절연층(170)은 제2 콘택 플러그(150)와 대면하고 제1 높이를 가지는 제1 측면, 및 제2 콘택 플러그(150)와 대향하고 제2 층간 절연층(140)과 대면하고 제2 높이를 가지는 제2 측면을 포함할 수 있다. 상기 제1 높이는 상기 제2 높이에 비하여 클 수 있다. 제2 콘택 플러그(150)와 전기적으로 연결되는 스토리지 캐패시터(195)가 제2 콘택 플러그(150) 상에 위치한다.
상기 제2 영역은 상기 활성 영역, 즉 상기 소스/드레인 영역일 수 있고, 이에 따라 제2 콘택 플러그(150)는 상기 소스/드레인 영역과 전기적으로 연결될 수 있다. 제2 콘택 플러그(150)는 스토리지 캐패시터(195)와 연결되는 스토리지 콘택 플러그일 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
본 발명의 일부 실시예들에 따른 반도체 장치(1)는 DRAM(dynamic random access memory)에 대하여 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 반도체 장치(1)는 SRAM(static random access memory), 또는 비휘발성 메모리 장치일 수 있다.
도 2a 내지 도 12a는 본 발명의 일부 실시예들에 따른 콘택 플러그들을 포함하는 반도체 장치를 제조하는 방법을 공정 단계에 따라 도시하는 평면도들이다. 도 2b 내지 도 12b는 도 2a 내지 도 12a의 선 A-A' 및 선 B-B'에 따라 절취한 단면들을 각각 도시하는 단면도들이다. 상기 제1 영역은 선 A-A'에 의하여 절취된 단면에 상응하고, 상기 제2 영역은 선 B-B'에 의하여 절취된 단면에 상응한다.
도 2a 및 도 2b를 참조하면, 반도체 층(100)을 마련한다. 반도체 층(100)의 상측에 실리콘 산화물을 포함하는 버퍼 절연층을 형성할 수 있고, 또한 예를 들어 폴리실리콘이나 실리콘 질화물 등을 포함하는 하드 마스크층을 형성할 수 있다. 이에 대한 기술은 공지되어 있으므로 생략하기로 한다. 또한, 반도체 장치의 형성을 위하여, 증착 등의 방법으로 형성되고 식각 등의 방법에 의하여 제거되는 층들, 예를 들어 희생층, 버퍼층, 패드층, 또는 하드마스크층 등에 대한 설명은 생략하기로 한다.
반도체 층(100) 상에 제1 층간 절연층(110)을 형성한다. 제1 층간 절연층(110)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 층간 절연층(110)은 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 스퍼터링, 원자층 증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 제1 층간 절연층(110)의 일부 영역을 패터닝하여, 제1 층간 절연층(110) 내에 반도체 층(100)을 노출하는 제1 개구부(112)를 형성한다. 상기 패터닝은 포토 레지스트 또는 하드 마스크 등을 이용하는 통상의 방법에 의하여 수행될 수 있다. 제1 개구부(112)를 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각이 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 3a 및 도 3b를 참조하면, 제1 개구부(112)를 제1 도전 물질로 충진하여 제1 콘택 플러그(120)를 형성한다. 상기 제1 도전 물질은. 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 제1 도전 물질은 질화물 또는 실리사이드를 더 포함할 수 있다. 또한, 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다. 또한, 제1 콘택 플러그(120)는 접합 간의 포텐셜 장벽을 낮추기 위하여 배리어층(미도시)을 더 포함할 수 있다. 상기 배리어층은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W)을 포함하는 단일층으로 구성되거나, 또는 티타늄/티타늄 질화물(Ti/TiN), 탄탈륨/탄탈륨 질화물(Ta/TaN), 또는 텅스텐/텅스텐 질화물(W/WN) 의 복합층으로 구성될 수 있다. 그러나, 제1 콘택 플러그(120)에 포함되는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
제1 콘택 플러그(120)가 제1 층간 절연층(110)과 동일한 수준의 상부 표면을 가지도록, 에치백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing, CMP) 등을 수행하여 평탄화 공정을 수행할 수 있다. 제1 콘택 플러그(120)는 반도체 층(100)의 상기 활성 영역과 전기적으로 연결될 수 있고, 상기 활성 영역은 상기 소스/드레인 영역일 수 있다. 또는, 제1 콘택 플러그(120)는 상기 게이트 구조물에 포함되는 상기 게이트 전극과 전기적으로 연결될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 층간 절연층(110) 및 제1 콘택 플러그(120) 를 덮는 식각 저지층(130) 및 제2 층간 절연층(140)을 형성한다. 식각 저지층(130)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 식각 저지층(130)은 제1 층간 절연층(110)과는 다른 물질을 포함할 수 있다. 제2 층간 절연층(140)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 층간 절연층(140)은 식각 저지층(130)과는 다른 물질을 포함할 수 있고, 제1 층간 절연층(110)과 동일한 물질을 포함할 수 있다. 도 4a에서 제1 콘택 플러그(110)는 점선으로 도시되어 있으며, 이는 그 상부에 식각 저지층(130) 및 제2 층간 절연층(140)과 같은 다른 층들이 형성되어 있음을 의미한다. 이하에서도 동일하다.
도 5a 및 도 5b를 참조하면, 제2 층간 절연층(140), 식각 저지층(130) 및 제1 층간 절연층(110)의 일부 영역을 패터닝하여, 제2 층간 절연층(140), 식각 저지층(130) 및 제1 층간 절연층(110) 내에 반도체 층(100)을 노출하는 제2 개구부(142)를 형성한다. 상기 패터닝은 포토 레지스트 또는 하드 마스크 등을 이용하는 통상의 방법에 의하여 수행될 수 있다. 제2 개구부(142)는 제1 콘택 플러그(120)와 접촉하지 않도록 형성되고, 도 5a에 도시된 배열은 단지 예시적이며 본 발명은 이에 한정되는 것은 아니다.
도 6a 및 도 6b를 참조하면, 제2 개구부(142)를 제2 도전 물질로 충진하여 제2 콘택 플러그(150)를 형성한다. 상기 제2 도전 물질은. 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백 금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 제2 도전 물질은 질화물 또는 실리사이드를 더 포함할 수 있다. 또한, 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다. 또한, 제2 콘택 플러그(150)는 접합 간의 포텐셜 장벽을 낮추기 위하여 배리어층(미도시)을 더 포함할 수 있다. 상기 배리어층은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W)을 포함하는 단일층으로 구성되거나, 또는 티타늄/티타늄 질화물(Ti/TiN), 탄탈륨/탄탈륨 질화물(Ta/TaN), 또는 텅스텐/텅스텐 질화물(W/WN) 의 복합층으로 구성될 수 있다. 그러나, 제2 콘택 플러그(150)에 포함되는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 상기 제2 도전 물질은 상기 제1 도전 물질과 동일하거나 또는 서로 다를 수 있다.
제2 콘택 플러그(150)가 제2 층간 절연층(140)과 동일한 수준의 상부 표면을 가지도록, 에치백 또는 화학적 기계적 연마(CMP) 등을 이용하여, 평탄화 공정을 수행할 수 있다. 제2 콘택 플러그(150)는 반도체 층(100)의 상기 활성 영역과 전기적으로 연결될 수 있다. 상기 활성 영역은 상기 소스/드레인 영역일 수 있다. 또는, 제2 콘택 플러그(150)는 상기 게이트 구조물에 포함되는 상기 게이트 전극과 전기적으로 연결될 수 있다. 여기에서, 제2 콘택 플러그(150)가 전기적으로 연결되는 상기 활성 영역은 제1 콘택 플러그(120)가 전기적으로 연결되는 상기 활성 영역과 다른 종류의 영역일 수 있다. 즉, 예를 들어 제1 콘택 플러그(120)가 상기 소스/드레인 영역 중에 드레인 영역에 전기적으로 연결되는 경우에는, 제2 콘택 플 러그(150)는 상기 소스/드레인 영역 중에 소스 영역에 전기적으로 연결될 수 있다. 또는 이와 반대의 연결도 가능하다.
도 7a 및 도 7b를 참조하면, 제2 층간 절연층(140) 및 제2 콘택 플러그(150)를 덮는 제3 층간 절연층(160)을 형성한다. 제3 층간 절연층(160)은 하드 마스크로서 기능할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 제3 층간 절연층(160)은 제2 층간 절연층(140)과는 다른 물질을 포함할 수 있다. 도 7a에서 제2 콘택 플러그(150)는 점선으로 도시되어 있으며, 이는 그 상부에 제3 층간 절연층(160)과 같은 다른 층들이 형성되어 있음을 의미한다. 이하에서도 동일하다.
도 8a 및 도 8b를 참조하면, 제3 층간 절연층(160)을 패터닝하고, 제3 층간 절연층(160)을 식각 마스크로 이용하여 제2 층간 절연층(140)의 일부 영역을 패터닝한다. 이에 따라, 식각 저지층(130) 및 제2 콘택 플러그(150)의 일부 영역을 노출하는 제3 개구부(162)를 형성한다. 제1 콘택 플러그(120)가 위치하는 영역에서는, 제3 개구부(162)는 식각 저지층(130)을 하부에서 노출하고 제2 층간 절연층(140)을 측부에서 노출한다. 반면, 제2 콘택 플러그(150)가 위치하는 영역에서는, 제3 개구부(162)는 그 하부에서 식각 저지층(130)을 노출하고 그 측부에서 제2 층간 절연층(140)을 노출하면서, 또한 그 상부와 측부에서 제2 콘택 플러그(150)의 일부를 또한 노출한다.
도 9a 및 도 9b를 참조하면, 제3 개구부(162)에 의하여 노출된 식각 저지층(130)을 제거하여, 그 하에 위치한 제1 콘택 플러그(120) 및 제2 콘택 플러 그(150)를 노출한다. 제3 층간 절연층(160)이 식각 저지층(130)과 동일한 물질로 형성된 경우에는, 본 단계에서 제3 층간 절연층(160)이 제거되거나 또는 그 높이가 줄어들 수 있다. 또한, 제3 개구부(162)에 의하여 노출된 제2 콘택 플러그(150)의 일부 영역을 하측 방향으로 더 식각하여(즉, 오버 에칭), 제4 개구부(164)를 형성한다. 제4 개구부(164)의 형성은 이방성 건식 식각에 의하여 수행될 수 있다. 또한, 제4 개구부(164)가 반도체 층(100)이 노출시키지 않는 적절한 깊이를 가지도록, 제2 콘택 플러그(150)의 제거를 조절할 수 있다.
또한, 본 단계에서, 제1 콘택 플러그(120)와 제2 콘택 플러그(150)가 서로 다른 물질로 형성된 경우에는, 제4 개구부(164)가 형성되는 식각 단계에서 제1 콘택 플러그(120)는 식각되지 않는다. 이러한 경우에 있어서, 제1 콘택 플러그(120)는 제2 콘택 플러그(150)에 비하여 높은 식각 선택비를 가지는 물질을 포함하여야 한다. 그러나, 제1 콘택 플러그(120)와 제2 콘택 플러그(150)가 서로 동일한 물질로 형성된 경우에는, 제4 개구부(164)가 형성되는 식각 단계에서 제1 콘택 플러그(120)가 동시에 식각될 수 있고, 이러한 경우에는 제1 콘택 플러그(120) 상의 식각 저지층(130)이 잔존할 수 있다.
도 10a 및 도 10b를 참조하면, 제3 개구부(162) 및 제4 개구부(164) 내에 측벽 절연층(170)을 형성한다. 측벽 절연층(170)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 측벽 절연층(170)은, 예를 들어 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 또는 원자층 증착법(atomic layer deposition)을 이용하여 형 성될 수 있으나, 이는 예시적이며 본 발명은 이에 한정되지 않고, 본 기술 분야의 당업자에게 알려진 모든 증착 방법을 이용하여 형성할 수 있다. 측벽 절연층(170)은 제3 개구부(162) 내의 측벽을 덮는다. 다시 말하면, 제1 콘택 플러그(120)가 위치하는 영역에서는, 측벽 절연층(170)은 제3 개구부(162)에 의하여 노출된 식각 저지층(130), 제2 층간 절연층(140), 및/또는 제3 층간 절연층(160)의 측벽을 덮는다. 또한, 제2 콘택 플러그(150)가 위치하는 영역에서는, 측벽 절연층(170)은 제3 개구부(162)에 의하여 노출된 식각 저지층(130), 제2 층간 절연층(140), 제2 콘택 플러그(150), 및/또는 제3 층간 절연층(160)의 측벽을 덮는다. 또한, 측벽 절연층(170)은 제4 개구부(164)에 의하여 노출된 제1 층간 절연층(110) 및 제2 콘택 플러그(150)의 측벽을 덮으며, 제4 개구부(164)를 완전히 매립할 수 있다. 특히 측벽 절연층(170)은 제2 콘택 플러그(150)와 이후의 공정에서 제3 개구부(162)의 잔존 부분에 형성되는 도전층(180, 도 11b 참조)과는 서로 절연되도록 형성되어야 한다. 따라서, 제2 콘택 플러그(150)는 측벽 절연층(170)이 위치하는 상부에 비하여 측벽 절연층(170)이 위치하지 않는 하부가 더 큰 단면적을 가질 수 있고, 이에 따라 기판(100)의 활성 영역에 접촉하는 면적(즉, 상기 하부의 단면적임)이 커질 수 있다. 그러므로, 비트 라인을 형성한 후에, 자기 정렬 방식으로 제2 콘택 플러그(예를 들어 스토리지 콘택 플러그)를 형성하는 종래의 기술에 비하여, 전기적 접촉 면적을 증가시켜 전기적 저항을 낮출 수 있고, 소자의 불량을 감소시킬 수 있다.
도 11a 및 도 11b를 참조하면, 제3 개구부(162) 내의 적어도 일부 영역에 제3 도전 물질을 충진하여, 도전층(180)을 형성한다. 상기 제3 도전 물질은. 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 제3 도전 물질은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다. 또한, 도전층(180)은 접합 간의 포텐셜 장벽을 낮추기 위하여 배리어층(미도시)을 더 포함할 수 있다. 상기 배리어층은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W)을 포함하는 단일층으로 구성되거나, 또는 티타늄/티타늄 질화물(Ti/TiN), 탄탈륨/탄탈륨 질화물(Ta/TaN), 또는 텅스텐/텅스텐 질화물(W/WN) 의 복합층으로 구성될 수 있다. 그러나, 도전층(180)에 포함되는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 상기 제3 도전 물질은 상기 제1 도전 물질 및/또는 제2 도전 물질과 동일하거나 또는 서로 다를 수 있다.
도전층(180)은 제3 개구부(162)를 매립한 후에 평탄화 공정 및 선택적으로(optionally) 리세스 공정을 수행하여 형성할 수 있다. 도전층(180)은 제2 층간 절연층(140)의 높이에 비하여 낮도록, 제3 개구부(162)의 일부 만을 충진할 수 있다. 도전층(180)은 제1 콘택 플러그(120)와는 전기적으로 연결되고, 제2 콘택 플러그(150)와는 측벽 절연층(170)에 의하여 전기적으로 절연된다.
도 12a 및 도 12b를 참조하면, 제3 개구부(162)를 완전히 충진하도록 도전층(180) 상에 제4 층간 절연층(190)을 형성한다. 제4 층간 절연층(190)은 도전 층(180)에 대하여 캡핑층으로 기능할 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 제4 층간 절연층(190)은 제3 층간 절연층(160)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
이어서, 제3 층간 절연층(160)을 제거하여 제2 콘택 플러그(150)를 노출하고, 그 상에 스토리지 캐패시터(195, 도 1 참조)를 선택적으로(optionally) 형성하여 도 1에 도시된 반도체 장치(1)를 완성한다.
본 발명에 따른 일부 실시예들에 따르면, 비트 라인 콘택 플러그, 비트 라인, 및 스토리지 콘택 플러그를 순차적으로 형성하는 종래의 방법과는 다르게, 콘택 플러그들을 먼저 형성하고, 잔여 공간에 비트 라인을 형성하려 반도체 장치를 구현할 수 있다. 이에 따라 상기 콘택 플러그의 형성을 위한 공간을 용이하게 확보할 수 있다. 또한, 상기 콘택 플러그가 상기 비트 라인의 하측으로 연장되므로, 상기 콘택 플러그와 활성 영역 사이의 전기적 접촉 면적을 증가시킬 수 있다. 따라서, 반도체 장치의 신뢰성을 증가시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 층 상에 형성된 제1 층간 절연층 내에 제1 도전 물질을 포함하는 제1 콘택 플러그를 형성하는 단계; 상기 제1 층간 절연층을 덮는 제2 층간 절연층을 형성하는 단계; 상기 제2 층간 절연층 및 상기 제1 층간 절연층 내에 제2 도전 물질을 포함하는 제2 콘택 플러그를 형성하는 단계; 상기 제2 층간 절연층 상에 제3 층간 절연층을 형성하는 단계; 상기 제3 층간 절연층을 식각 마스크로 이용하여, 상기 제2 층간 절연층의 일부 영역을 패 터닝하여, 상기 제2 콘택 플러그의 일부 영역을 노출하는 제3 개구부를 형성하는 단계; 상기 제3 개구부에 의하여 노출된 상기 제2 콘택 플러그의 일부 영역을 하측 방향으로 더 식각하여, 제4 개구부를 형성하는 단계; 상기 제3 개구부 및 상기 제4 개구부 내에 측벽 절연층을 형성하는 단계; 상기 제3 개구부 내의 적어도 일부 영역에 제3 도전 물질을 충진하여, 도전층을 형성하는 단계;를 포함한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 콘택 플러그들을 포함하는 반도체 장치를 도시하는 단면도이다.
도 2a 내지 도 12a는 본 발명의 일부 실시예들에 따른 콘택 플러그들을 포함하는 반도체 장치를 제조하는 방법을 공정 단계에 따라 도시하는 평면도들이다.
도 2b 내지 도 12b는 도 2a 내지 도 12a의 선 A-A' 및 선 B-B'에 따라 절취한 단면들을 각각 도시하는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 층, 110: 제1 층간 절연층, 112: 제1 개구부,
120: 제1 콘택 플러그, 130: 식각 저지층, 140: 제2 층간 절연층,
142: 제2 개구부, 150: 제2 콘택 플러그, 160: 제3 층간 절연층,
162: 제3 개구부, 164: 제4 개구부, 170: 측벽 절연층
180: 도전층, 190: 제4 층간 절연층, 195: 스토리지 캐패시터

Claims (10)

  1. 제1 영역과 제2 영역이 정의된 반도체 층;
    상기 반도체 층 상에 형성되고, 상기 제1 영역과 전기적으로 연결된 제1 콘택 플러그;
    상기 반도체 층 상에 형성되고, 상기 제2 영역과 전기적으로 연결된 제2 콘택 플러그;
    상기 제1 콘택 플러그와 전기적으로 연결된 도전층; 및
    상기 도전층과 상기 제2 콘택 플러그를 서로 절연하도록, 상기 도전층과 상기 제2 콘택 플러그의 사이에 위치하고, 상기 도전층의 측면 및 바닥면 일부와 대면하는 절연층;
    을 포함하고,
    상기 제2 콘택 플러그는 상부의 단면적에 비하여 하부의 단면적이 더 큰 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제2 콘택 플러그는 상기 절연층의 하측면과 대면하도록 연장된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 절연층은 상기 제2 콘택 플러그와 대면하고 제1 높 이를 가지는 제1 측면과 상기 제2 콘택 플러그와 대향하고 제2 높이를 가지는 제2 측면을 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 높이는 상기 제2 높이에 비하여 큰 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 제1 콘택 플러그, 상기 제2 콘택 플러그, 상기 도전층, 또는 이들 모두는 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 제1 콘택 플러그와 상기 도전층 사이에 식각 저지층이 개재된 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 도전층은 비트 라인이고,
    상기 제1 콘택 플러그는 상기 비트 라인과 연결되는 비트 라인 콘택 플러그이고,
    상기 제2 콘택 플러그는 스토리지 콘택 플러그인 것을 특징으로 하는 반도체 장치.
  10. 활성 영역들을 포함하는 반도체 층;
    상기 반도체 층 상에 형성되고, 상기 활성 영역들 중 하나와 전기적으로 연결된 비트 라인 콘택 플러그;
    상기 반도체 층 상에 형성되고, 상기 활성 영역들 중 다른 하나와 전기적으로 연결된 스토리지 콘택 플러그;
    상기 비트 라인 콘택 플러그와 전기적으로 연결된 비트 라인;
    상기 스토리지 콘택 플러그와 전기적으로 연결된 스토리지 캐패시터; 및
    상기 비트 라인과 상기 스토리지 콘택 플러그를 서로 절연하도록, 상기 비트 라인과 상기 스토리지 콘택 플러그의 사이에 위치하고, 상기 비트 라인의 측면 및 바닥면 일부와 대면하고, 그 하측면에서 상기 스토리지 콘택 플러그와 대면하는 절연층;
    을 포함하는 반도체 장치.
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