TWI813965B - 半導體裝置及其形成方法 - Google Patents
半導體裝置及其形成方法 Download PDFInfo
- Publication number
- TWI813965B TWI813965B TW110109540A TW110109540A TWI813965B TW I813965 B TWI813965 B TW I813965B TW 110109540 A TW110109540 A TW 110109540A TW 110109540 A TW110109540 A TW 110109540A TW I813965 B TWI813965 B TW I813965B
- Authority
- TW
- Taiwan
- Prior art keywords
- dielectric layer
- layer
- forming
- bit line
- etch stop
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 43
- 238000005530 etching Methods 0.000 claims abstract description 43
- 239000004020 conductor Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 26
- 239000010410 layer Substances 0.000 description 242
- 239000000463 material Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本發明實施例提供一種半導體裝置，其包括：基底、閘極、源極/汲極區、第一介電層、蝕刻停止層、第二介電層、附加介電層、導電接觸件以及位元線。閘極位於基底。源極/汲極區在基底中位於閘極側邊。第一介電層位於閘極上方。蝕刻停止層位於第一介電層上。第二介電層位於蝕刻停止層上。附加介電層位於第二介電層及蝕刻停止層中。導電接觸件穿過第一介電層且電性連接至源極/汲極區。位元線穿過第二介電層、蝕刻停止層以及附加介電層，且與導電接觸件電性連接。
Description
本發明實施例是有關於一種半導體裝置及其形成方法。
快閃記憶體裝置具有位元線及導電接觸件，位元線上覆於導電接觸件並藉由導電接觸件電耦合至選擇閘極的源極/汲極區。通常來說，導電接觸件的頂面寬度被形成為大於位元線的底面寬度，以利於位元線對準並著陸於導電接觸件。然而，隨著快閃記憶體設計的尺寸不斷縮小，導電接觸件和與其上覆位元線的相鄰位元線之間容易發生短路。因此如何避免或降低導電接觸件與位元線之間的短路問題成為本領域亟待解決的問題。
本發明實施例提供一種快閃記憶體裝置及其形成方法，所述方法可避免導電接觸件與位元線之間發生短路。
本發明實施例提供一種半導體裝置，其包括：基底、閘極、源極/汲極區、第一介電層、蝕刻停止層、第二介電層、附加介電層、導電接觸件以及位元線。閘極位於基底。源極/汲極區在基底中位於閘極側邊。第一介電層位於閘極上方。蝕刻停止層位於第一介電層上。第二介電層位於蝕刻停止層上。附加介電層位於第二介電層及蝕刻停止層中。導電接觸件穿過第一介電層且電性連接至源極/汲極區。位元線穿過第二介電層、蝕刻停止層以及附加介電層，且與導電接觸件電性連接。
本發明實施例提供一種半導體裝置的形成方法，其包括：形成第一介電層；在第一介電層上形成蝕刻停止層；在蝕刻停止層上形成第二介電層；圖案化第二介電層及蝕刻停止層，以在第二介電層及蝕刻停止層中形成開口；在開口中形成附加介電層；在第二介電層及附加介電層上形成圖案化的罩幕層；根據圖案化的罩幕層進行蝕刻製程，以移除第二介電層、附加介電層、蝕刻停止層以及第一介電層的一些部分，並形成位元線溝渠以及介層孔；移除圖案化的罩幕層；以及在位元線溝渠以及介層孔中填入導電材料，以形成位於位元線溝渠中的位元線以及位於介層孔中的導電接觸件。
綜上所述，本發明藉由在夾置於介電層中的蝕刻停止層中形成開口並填入介電材料，接著使用一次蝕刻製程在介電層及蝕刻停止層中同時形成位元線溝渠及介層孔。之後，在位元線溝渠及介層孔中形成導電材料，以同時形成位元線及導電接觸件。藉由此方法形成的導電接觸件與位元線自對準，且導電接觸件的頂面寬度不大於位元線的底面寬度。因此，可避免導電接觸件與其上覆位元線鄰近的其它位元線之間的短路問題。
圖1示出根據本發明一些實施例的半導體裝置500。圖2A示出根據本發明一些實施例的沿圖1的線I-I’截取的半導體裝置500的剖視圖。圖2B示出根據本發明一些實施例的沿圖1的線II-II’截取的半導體裝置500的剖視圖。
參照圖1、圖2A以及圖2B，在一些實施例中，半導體裝置500可為或可包括記憶體裝置，例如是快閃記憶體裝置。如圖2A及圖2B所示，半導體裝置500包括基底10。基底10例如是半導體基底、半導體化合物或是半導體合金。舉例而言，半導體基底可包括矽基底。矽基底可為未經摻雜的矽基底或摻雜的矽基底。摻雜的矽基底可以是經N型摻雜的矽基底或經P型摻雜的矽基底。
基底10包括多個隔離結構8（在圖2B示出）以及由隔離結構8定義的主動區9。隔離結構8的材料包括絕緣材料，例如氧化矽。在一些實施例中，隔離結構8可包括淺溝渠隔離結構（shallow trench isolation; STI）。
在一些實施例中，如圖2A所示，在基底10的主動區9上設置有多個閘極結構15及18。閘極結構15可包括穿隧介電層11、浮置閘極12、閘極間介電層13以及控制閘極14。閘極結構18例如包括閘介電層16及選擇閘極17。閘極結構18又可被稱為選擇閘極結構。在一些實施例中，閘極結構18包括閘極結構18a及18b，且多個閘極結構15可位於閘極結構18a及閘極結構18b之間。浮置閘極12、控制閘極14以及選擇閘極17的材料可分別包括多晶矽、金屬或金屬合金，例如銅、鋁、鎢或其合金等。穿隧介電層11、閘極間介電層13以及閘介電層16的材料分別包括合適的介電材料，例如氧化矽、氮化矽、氮氧化矽或其組合。
多個源極/汲極區19設置於基底10中且位於多個閘極結構15及18的側邊。其中一些源極/汲極區19可位於選擇閘極結構15與閘極結構18之間，並作為閘極結構15與18的共用源極/汲極區。源極/汲極區19可為位於基底10中的摻雜區，且可包括P型摻質或N型摻質。P型摻質例如包括硼，N型摻質例如包括磷或砷。
在一些實施例中，在基底10上設置有介電層100。介電層100的材料，例如氧化矽、氮化矽、氮氧化矽或其組合。介電層100覆蓋閘極結構15及閘極結構18的側壁及頂面，且可為單層或多層結構。導電接觸件101及22嵌置於介電層100中並分別與閘極結構18a及18b的源極/汲極區19電性連接。導電接觸件101及22又可稱為源極/汲極接觸件。在一些實施例中，源極線SL設置於導電接觸件22上，並藉由導電接觸件22電性連接至閘極結構18b的源極/汲極區19。
介電層102、蝕刻停止層103、介電層104以及介電層106（圖2B）設置於介電層100上。位元線BL及導電接觸件112嵌置於介電層、蝕刻停止層103、介電層104以及介電層106中且電性連接至導電接觸件101。在本發明的實施例中，位元線BL與導電接觸件112一體成型，且在位元線BL與導電接觸件112之間不存在界面。關於位元線BL及導電接觸件112的形成方法和結構特徵將在下文詳細描述。
在一些實施例中，控制閘極14用作字元線WL，選擇閘極17用作選擇閘極線SG。選擇閘極線SG可包括選擇閘極線SGD與SGS。舉例來說，閘極結構18a中的選擇閘極17可作為選擇閘極線SGD，且閘極結構18b中的選擇閘極17可作為選擇閘極線SGS。
參照圖1及圖2A，在一些實施例中，多個選擇閘極線SGS與SGD及多個字元線WL並排設置，且可彼此平行地沿方向D1延伸。多個字元線WL可位於選擇閘極線SGS與選擇閘極線SGD之間。源極線SL連接到選擇閘極線SGS側邊的源極/汲極區19，且可沿方向D1延伸。在一些實施例中，位元線BL位於選擇閘極線SG及字元線WL上方，且沿方向D2延伸。方向D1及方向D2例如是平行于基底10的頂面，且方向D2可垂直于方向D1。導電接觸件112位於位元線BL下方，且自位元線BL的底部沿方向D3延伸至導電接觸件101。方向D3例如是垂直于基底10的頂面。
圖3、圖4A、4B至圖8A、8B是根據本發明一些實施例的半導體裝置500中的位元線BL及導電接觸件112的製造方法的多個中間步驟的剖視圖及對應的平面視圖或上視圖。為簡要及清楚起見，圖3至圖8A/8B僅示出半導體裝置500的一部分，且一些構件（例如，基底10、閘極結構15/18等）在圖3至圖8A/8B中省略。
參照圖3，在一些實施例中，在基底10（圖2A）上形成介電層100。介電層100的形成方法可包括合適的沉積製程，例如化學氣相沉積（chemical vapor deposition; CVD）。在介電層100中形成導電接觸件101。導電接觸件101穿過介電層100，以與位於介電層100下方的基底中的源極/汲極區19（圖2A）電性連接。導電接觸件101的材料可包括金屬或金屬合金，例如銅、鎢、鋁、其合金或其組合。在一些實施例中，導電接觸件101的形成可包括以下製程：藉由微影蝕刻將介電層100圖案化，以在介電層100中形成介層孔，接著利用合適的沉積製程（例如，CVD、物理氣相沉積（physical vapor deposition; PVD））在介電層100上形成金屬材料，以填充介層孔。之後，使用平坦化製程移除位於介電層100頂面上方的多餘的金屬材料。餘留在介層孔中的金屬材料形成導電接觸件101。在一些實施例中，導電接觸件101的頂面與介電層100的頂面實質上齊平。
仍參照圖3，在一些實施例中，分別利用合適的沉積製程（例如，CVD）在介電層100與導電接觸件101上依次形成介電層102、蝕刻停止層103以及介電層104。介電層102及介電層104的材料與介電層100的材料類似，且可彼此相同或不同。蝕刻停止層103的材料與介電層102、104的材料不同。舉例來說，蝕刻停止層103包括介電材料，例如氮化矽、氮氧化矽或其類似物。在一些實施例中，介電層102與104的材料包括氧化矽，而蝕刻停止層103的材料包括氮化矽。
在一些實施例中，在介電層104上形成圖案化的罩幕層105。圖案化的罩幕層105例如包括圖案化的光阻。圖案化的罩幕層105具有多個罩幕開口105a，暴露出介電層104的部分頂面。在一些實施例中，多個罩幕開口105a分別位於導電接觸件101正上方的對應位置處，且罩幕開口105a的尺寸（例如，寬度、面積）大於對應導電接觸件101的頂部尺寸。
參照圖4A，將介電層104、蝕刻停止層103及/或介電層102圖案化，以形成開口OP。所述圖案化包括使用圖案化的罩幕層105作為蝕刻罩幕進行蝕刻製程，以移除被罩幕開口105a暴露出的介電層104、蝕刻停止層103及/或介電層102的一些部分，並在介電層104、蝕刻停止層103及/或介電層102中形成開口OP。換句話說，圖案化的罩幕層105的開口105a被轉移至介電層104、蝕刻停止層103及/或介電層102中，而形成開口OP。
開口OP至少延伸穿過介電層104及蝕刻停止層103，且在一些實施例中可進一步延伸至介電層102中。在一些實施例中，所述蝕刻製程停止於介電層102中，使得開口OP的底面暴露出介電層102，且低於介電層102的最頂表面。在一些其他實施例中，所述蝕刻製程停止於蝕刻停止層103被移除，且介電層102的頂面剛好露出，亦即，所述蝕刻製程可能未移除介電層102，且開口OP的底面可實質上齊平於蝕刻停止層103的底面。換言之，開口OP的側壁暴露出介電層104、蝕刻停止層103及/或介電層102。開口OP的底面暴露出介電層102。在一些實施例中，開口OP具有傾斜的側壁，且具有自上而下逐漸減小的尺寸（例如，寬度），但本發明並不以此為限。在替代實施例中，開口OP可具有實質上垂直的側壁，即，開口OP自上而下可具有均勻的尺寸（例如，寬度）。
圖4B示出沿圖4A的線A-A’的平面視圖，亦即，蝕刻停止層103的上視圖。圖4A是沿圖4B的線B-B’截取的剖視圖。如圖4B所示，多個開口103a位於蝕刻停止層103中。開口103a是開口OP的由蝕刻停止層103的側壁定義的一部分。在一些實施例中，多個開口103a可排列成陣列，且相鄰兩列的開口103a可彼此交錯排列。換言之，蝕刻停止層103被打開，且具有多個由其側壁定義的開口103a。
參照圖4A及圖5A，移除圖案化的罩幕層105，接著在開口OP中填入介電層106。介電層106又可稱為附加介電層。介電層106的材料與介電層104、102的材料類似，且可與介電層104/102的材料相同或不同，並且與蝕刻停止層103的材料不同。在一些實施例中，介電層106包括氧化矽。介電層106的形成可包括以下製程：在移除圖案化的罩幕層105之後，利用合適的沉積製程（例如CVD）形成介電材料，介電材料可被形成為填充開口OP並覆蓋介電層104的頂面。在一些實施例中，接著進行平坦化製程（例如化學機械研磨（CMP）製程），以移除位於介電層104頂面上的介電材料，且餘留在開口OP中的介電材料形成介電層106。在一些實施例中，介電層106的頂面與介電層104的頂面實質上齊平。然而，本發明並不以此為限。在一些替代實施例中，平坦化製程並未完全移除介電層104的頂面上的介電材料，使得介電層106填充開口OP且延伸至覆蓋介電層104的頂面。
圖5B示出沿圖5A的線A-A’的平面視圖，亦即，蝕刻停止層103及部分介電層106的上視圖。圖5A是沿圖5B的線B-B’截取的剖視圖。參照圖5A及圖5B，介電層106位於介電層102上，且被介電層104、蝕刻停止層103及/或介電層102側向環繞。介電層106的側壁與介電層104、蝕刻停止層103及/或介電層102接觸，且介電層106的底面與介電層102接觸。換言之，被打開的蝕刻停止層103的開口103a被介電層106填充。
參照圖6A，在介電層104及106上形成罩幕層108。在一些實施例中，罩幕層108的形成方法可包括多重圖案化（multi patterning）製程，例如是自對準雙重圖案化（self-aligned double patterning; SADP）製程。舉例來說，罩幕層108的形成包括以下製程：藉由微影製程在介電層104及106上形成多個光阻圖案。接著在介電層104/106上形成硬罩幕層，以覆蓋多個光阻圖案。之後，進行回蝕刻製程，以移除部分硬罩幕層，餘留下覆蓋光阻圖案側壁的硬罩幕層形成光阻圖案的間隙壁。接著移除光阻圖案，所述間隙壁構成罩幕層108。
圖6B是根據一些實施例的圖6A的上視圖。圖6B是沿圖6A的線B-B’截取的剖視圖。
參照圖6A及圖6B，罩幕層108具有多個罩幕開口108a。在一些實施例中，多個開口108a例如是平行地沿方向D2延伸的多個溝渠。每一開口108a暴露出介電層106的部分頂面及介電層104的部分頂面，且開口108a的一部分位於導電接觸件101及蝕刻停止層103的開口103a正上方。換言之，開口108a在方向D3上與蝕刻停止層103的開口103a以及導電接觸件101交疊。在一些實施例中，開口108a的寬度不大於（例如，小於或大體上等於）開口103a的寬度。在本文中，開口108a的寬度及開口103a的寬度是指其在方向D1上的寬度。
參照圖7A，圖案化介電層104、介電層106、蝕刻停止層103以及介電層102，以形成溝渠109a及介層孔109b。所述圖案化包括使用罩幕層108作為蝕刻罩幕進行蝕刻製程，以移除被開口108a暴露出的介電層104、介電層106、蝕刻停止層103以及介電層102的一些部分，並形成多個開口109。在一些實施例中，每一開口109包括彼此空間聯通的溝渠109a以及位於溝渠109a下方的介層孔109b。溝渠109a又可稱為位元線溝渠。
多個溝渠109a彼此平行的沿著方向D2延伸，多個介層孔109b分別自溝渠109a的底部在方向D3上向下延伸至暴露出導電接觸件101的頂面。溝渠109a包括彼此相鄰且連通的第一部分FP及第二部分SP。第一部分FP至少延伸穿過介電層104及蝕刻停止層103，且在一些實施例中可進一步延伸至介電層102中。第一部分FP的底面暴露出介電層102。第二部分SP與介層孔109b彼此空間連通，且穿過介電層106及介電層102，暴露出導電接觸件101的頂面。
在一些實施例中，開口109的形成包括移除被罩幕開口108a暴露出的介電層104、蝕刻停止層103以及介電層102的一些部分，以形成溝渠109a的第一部分FP。開口109的形成更包括移除被罩幕開口108a暴露出的部分介電層106及其下方的介電層102，以形成溝渠109a的第二部分SP以及介層孔109b。在一些實施例中，蝕刻製程所使用的蝕刻劑具有介電層106、104、102（例如氧化矽）對蝕刻停止層103（例如氮化矽）的高蝕刻選擇比。舉例來說，蝕刻製程對介電層106/104/102的蝕刻速率實質上相同，且具有第一蝕刻速率。蝕刻製程對蝕刻停止層103具有第二蝕刻速率，且第二蝕刻速率可遠低於第一蝕刻速率。
在蝕刻製程中，由於形成溝渠109a的第一部分FP需要移除蝕刻停止層103，而形成溝渠109a的第二部分SP以及介層孔109b不需移除蝕刻停止層103，因此在移除蝕刻停止層103以形成溝渠109a的第一部分FP的同時，蝕刻製程以較快的蝕刻速率移除介電層106及102，從而形成溝渠109a的第二部分BP並往下形成更深的介層孔109b。在一些實施例中，在蝕刻製程停止時，介層孔109b延伸至暴露出導電接觸件101的頂面，而溝渠109a延伸至暴露出介電層102。溝渠109a的底面可實質上齊平於蝕刻停止層103的底面或者低於介電層102的最頂表面。
圖7B示出沿圖7A的線A-A’的平面視圖。圖7A是沿圖7B的線B-B’截取的剖視圖。如圖7A及圖7B所示，嵌置於蝕刻停止層103中的部分介電層106被移除。在一些實施例中，溝渠109a的寬度W1小於介電層106的寬度W2，餘留下的部分介電層106位於溝渠109a的相對兩側且可被溝渠109a間隔開。溝渠109a的第二部分SP位於介電層106中，且至少由介電層106的側壁定義。
參照圖8A，移除罩幕層108，並在溝渠109a及介層孔109b中形成位元線BL及導電接觸件112。在一些實施例中，位元線BL與導電接觸件112的材料可包括金屬或金屬合金，例如是銅、鋁、鎢、其合金或其組合。在一些實施例中，位元線BL及導電接觸件112的形成包括以下製程：在移除罩幕層108之後，使用CVD/PVD等合適的沉積製程在介電層104/106上形成導電材料，以填充溝渠109a及介層孔109b，接著使用平坦化製程（例如CMP）移除位於介電層104/106的頂面上方的導電材料的多餘部分，餘留在溝渠109a中的導電材料形成位元線BL，餘留在介層孔109b中的導電材料形成導電接觸件112。在一些實施例中，位元線BL的頂面與介電層106以及介電層104的頂面實質上齊平。
圖8B示出沿圖8A的線A-A’的平面視圖。圖8A是沿圖8B的線B-B’截取的剖視圖。
參照圖8A及圖8B，在一些實施例中，多條位元線BL彼此平行的沿著方向D2延伸。導電接觸件112位於位元線BL與導電接觸件101之間，以將位元線BL電性連接至導電接觸件101。每一位元線BL包括第一部分113a及第二部分113b。第一部分113a位於介電層104、蝕刻停止層103及/或介電層102中。在一些實施例中，第一部分113a的底面與介電層102接觸，且可實質上齊平於或低於蝕刻停止層103的底面（或齊平於或低於介電層102的最頂表面）。第一部分113a的側壁與介電層104、蝕刻停止層103及/或介電層102物理接觸。位元線BL的第二部分113b位於介電層106中，且可進一步延伸至介電層102中。第二部分113b的底面（圖8A中以虛線示出）與第一部分113a的避免實質上齊平，且與導電接觸件112接觸。第二部分113b的側壁被介電層106環繞包覆且與介電層106物理接觸。在一些實施例中，第二部分113b與介電層104及蝕刻停止層103被位於其間的介電層106間隔開。位元線113的底面可高於、實質上齊平於或低於介電層106的底面。導電接觸件112嵌置於介電層102中，被介電層102側向環繞。在一些實施例中，導電接觸件112嵌置於介電層102與介電層106兩者中，且其側壁與介電層102與106兩者接觸。
位元線BL與導電接觸件112一體成型。在位元線BL與導電接觸件112之間不存在界面。導電接觸件112的頂部寬度Wt不大於位元線BL的底部寬度Wb。在一些實施例中，導電接觸件112的頂部寬度Wt事實上等於位元線的底部寬度Wb。應注意，本文中所述的導電接觸件112的頂部寬度Wt及位元線BL的底部寬度Wb是指其在方向D1上的寬度。
在本發明的實施例中，藉由一次蝕刻製程形成位元線溝渠及介層孔，接著在位元線溝渠及介層孔中填入導電材料，以同時形成位元線及導電接觸件。如此一來，位元線及導電接觸件一體成型，可避免或降低導電接觸件與其上覆位元線鄰近的位元線之間的短路風險。此外，可藉由調整蝕刻停止層的厚度較好的控制蝕刻製程以及介層孔的深度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
8:隔離結構
9:主動區
10:基底
11:穿隧介電層
12:浮置閘極
13:閘極間介電層
14:控制閘極
15、18、18a、18b:閘極結構
16:閘介電層
17:選擇閘極
19:源極/汲極區
22、101、112:導電接觸件
100、102、104、106:介電層
103:蝕刻停止層
103a、105a、108a、109、OP:開口
105、108:罩幕層
109a:溝渠
109b:介層孔
BL:位元線
113a、FP:第一部分
113b、BP、SP:第二部分
500:半導體裝置
D1、D2、D3:方向
SG、SGD、SGS:選擇閘極線
SL:源極線
W1:寬度
WL:字元線
A-A’、B-B’、I-I’、II-II’:線
圖1示出根據本發明一些實施例的半導體裝置。圖2A示出根據本發明一些實施例的沿圖1的線I-I’截取的半導體裝置的剖視圖。圖2B示出根據本發明一些實施例的沿圖1的線II-II’截取的半導體裝置的剖視圖。
圖3至圖8A、圖8B示出根據一些實施例的半導體裝置的位元線及導電接觸件的製造方法的多個中間步驟的剖視圖及對應的平面視圖或上視圖。圖4B、5B、7B、8B分別是沿圖4A、5A、7A、8A的線A-A’的平面視圖，且圖4A、5A、7A、8A分別是沿圖4B、5B、7B、8B的線B-B’截取的剖視圖。圖6B是圖6A的上視圖，且圖6A是沿圖6B的線B-B’截取的剖視圖。
8:隔離結構
9:主動區
10:基底
101、112:導電接觸件
100、102、104、106:介電層
103:蝕刻停止層
BL:位元線
500:半導體裝置
Claims (5)
- 一種半導體裝置的形成方法，包括：形成第一介電層；在所述第一介電層上形成蝕刻停止層；在所述蝕刻停止層上形成第二介電層；圖案化所述第二介電層及所述蝕刻停止層，以在所述第二介電層及所述蝕刻停止層中形成開口；在所述開口中形成附加介電層；在所述第二介電層及所述附加介電層上形成圖案化的罩幕層；根據所述圖案化的罩幕層進行蝕刻製程，以移除所述第二介電層、所述附加介電層、所述蝕刻停止層以及所述第一介電層的一些部分，並形成位元線溝渠以及介層孔；移除所述圖案化的罩幕層；以及在所述位元線溝渠以及所述介層孔中填入導電材料，以形成位於所述位元線溝渠中的位元線以及位於所述介層孔中的導電接觸件。
- 如請求項1所述的半導體裝置的形成方法，其中所述圖案化的罩幕層具有罩幕開口，以暴露出部分所述第二介電層及部分所述附加介電層，且所述罩幕開口設置於所述附加介電層的嵌置於所述蝕刻停止層中的一部分的正上方。
- 如請求項2所述的半導體裝置的形成方法，其中所述罩幕開口的寬度小於所述附加介電層的所述一部分的寬度。
- 如請求項1所述的半導體裝置的形成方法，其中所述蝕刻製程包括：移除所述第二介電層的一部分及其下方的所述蝕刻停止層的一部分，以形成所述位元線溝渠的第一部分；以及移除所述附加介電層的一部分及其下方的所述第一介電層的一部分，以形成所述位元線溝渠的第二部分及其下方的所述介層孔。
- 如請求項1所述的形成方法，其中所述位元線藉由所述導電接觸件電性連接到源極/汲極接觸件，所述源極/汲極接觸件連接到選擇閘極的源極/汲極區。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110109540A TWI813965B (zh) | 2021-03-17 | 2021-03-17 | 半導體裝置及其形成方法 |
| US17/407,152 US20220302145A1 (en) | 2021-03-17 | 2021-08-19 | Semiconductor device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110109540A TWI813965B (zh) | 2021-03-17 | 2021-03-17 | 半導體裝置及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202238944A TW202238944A (zh) | 2022-10-01 |
| TWI813965B true TWI813965B (zh) | 2023-09-01 |
Family
ID=83284236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110109540A TWI813965B (zh) | 2021-03-17 | 2021-03-17 | 半導體裝置及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220302145A1 (zh) |
| TW (1) | TWI813965B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1702883A (zh) * | 2004-05-27 | 2005-11-30 | 三星电子株式会社 | 具有相变存储单元的半导体器件、使用它的电子系统和其制造方法 |
| TW200901371A (en) * | 2007-05-16 | 2009-01-01 | Samsung Electronics Co Ltd | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
| TW201104795A (en) * | 2009-02-16 | 2011-02-01 | Samsung Electronics Co Ltd | Semiconductor device including contact plug and associated methods |
| TW201426912A (zh) * | 2012-12-20 | 2014-07-01 | Winbond Electronics Corp | Ｎａｎｄ快閃記憶體之鑲嵌結構的製造方法 |
| US20160111326A1 (en) * | 2014-10-21 | 2016-04-21 | Sandisk Technologies Inc. | Early Bit Line Air Gap Formation |
| US20160126179A1 (en) * | 2014-11-05 | 2016-05-05 | Sandisk Technologies Inc. | Buried Etch Stop Layer for Damascene Bit Line Formation |
| US20160126130A1 (en) * | 2014-11-05 | 2016-05-05 | Sandisk Technologies Inc. | Air Gaps Structures for Damascene Metal Patterning |
| US20160204059A1 (en) * | 2015-01-09 | 2016-07-14 | Sandisk Technologies Inc. | Conductive Lines with Protective Sidewalls |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583047B2 (en) * | 2000-12-26 | 2003-06-24 | Honeywell International, Inc. | Method for eliminating reaction between photoresist and OSG |
| EP3599637B1 (en) * | 2018-07-23 | 2023-07-12 | IMEC vzw | A method for forming a multi-level interconnect structure |
| US11024533B2 (en) * | 2019-05-16 | 2021-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming interconnect structures using via holes filled with dielectric film |
-
2021
- 2021-03-17 TW TW110109540A patent/TWI813965B/zh active
- 2021-08-19 US US17/407,152 patent/US20220302145A1/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1702883A (zh) * | 2004-05-27 | 2005-11-30 | 三星电子株式会社 | 具有相变存储单元的半导体器件、使用它的电子系统和其制造方法 |
| TW200901371A (en) * | 2007-05-16 | 2009-01-01 | Samsung Electronics Co Ltd | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
| TW201104795A (en) * | 2009-02-16 | 2011-02-01 | Samsung Electronics Co Ltd | Semiconductor device including contact plug and associated methods |
| TW201426912A (zh) * | 2012-12-20 | 2014-07-01 | Winbond Electronics Corp | Ｎａｎｄ快閃記憶體之鑲嵌結構的製造方法 |
| US20160111326A1 (en) * | 2014-10-21 | 2016-04-21 | Sandisk Technologies Inc. | Early Bit Line Air Gap Formation |
| US20160126179A1 (en) * | 2014-11-05 | 2016-05-05 | Sandisk Technologies Inc. | Buried Etch Stop Layer for Damascene Bit Line Formation |
| US20160126130A1 (en) * | 2014-11-05 | 2016-05-05 | Sandisk Technologies Inc. | Air Gaps Structures for Damascene Metal Patterning |
| US20160204059A1 (en) * | 2015-01-09 | 2016-07-14 | Sandisk Technologies Inc. | Conductive Lines with Protective Sidewalls |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220302145A1 (en) | 2022-09-22 |
| TW202238944A (zh) | 2022-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| KR100618819B1 (ko) | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 | |
| KR100557994B1 (ko) | 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법 | |
| KR20210049231A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| KR100425457B1 (ko) | 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법 | |
| KR20130023993A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100693253B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2008205379A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| US8017992B2 (en) | Flash memory device and method of fabricating the same | |
| KR100538075B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| TWI813965B (zh) | 半導體裝置及其形成方法 | |
| JP2006310454A (ja) | 半導体装置およびその製造方法 | |
| US8836008B2 (en) | Semiconductor device and method of manufacturing same | |
| TWI718806B (zh) | 記憶裝置及其製造方法 | |
| US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
| CN115148689A (zh) | 半导体装置及其形成方法 | |
| KR100681207B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20100079753A (ko) | 반도체 소자의 제조 방법 | |
| KR20080068411A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100924014B1 (ko) | 반도체 소자의 제조방법 | |
| KR100660339B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100825770B1 (ko) | 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스라인제조 방법 | |
| KR20090009392A (ko) | 반도체 소자의 제조 방법 | |
| JP2010080602A (ja) | 半導体装置およびその製造方法 | |
| KR20070055717A (ko) | 플래쉬 메모리 소자의 제조방법 |