JP2010080602A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】溝型コンタクト用の溝の底および穴型コンタクト用の穴の底に成膜するバリアメタルの膜厚をほぼ等しくする。
【解決手段】本発明の半導体装置は、溝型のソースコンタクト８と、このソースコンタクト８と同じ高さで形成された穴型のドレインコンタクト９とを備えて成る半導体装置であって、ソースコンタクト８用の溝５の形状を、溝５の下部では素子領域３まで到達するように形成された穴５ａが並んだような形状とするように構成したものである。
【選択図】図２

Description

本発明は、溝型のソースコンタクトと穴型のドレインコンタクトとが同じ高さで形成された半導体装置およびその製造方法に関する。

ＮＯＲ型のフラッシュメモリ装置のセル構造においては、ソースコンタクトとしてＬＩ(Local Interconnection)と呼ばれる埋め込み型の溝型コンタクトと、ドレインコンタクトとして穴型コンタクトとが同じ高さで形成されている。このような構成のＮＯＲ型フラッシュメモリの一例が特許文献１に記載されている。上記構成を形成する場合、ゲートを加工し、層間絶縁膜を成膜した後、まず、溝型コンタクト用の溝を、フォトリソグラフィによりパターニングし、ＲＩＥ（reactive ion etching）により溝型コンタクトに対応する部分の絶縁膜を選択的に除去して形成する。次に、同様にして穴型コンタクト用の穴をフォトリソグラフィとＲＩＥにより形成する。

この後、溝および穴の底部の絶縁膜（前記ＲＩＥのストッパーとなるシリコン窒化膜）を除去した後、バリアメタルを成膜する。ここで、バリアメタルは、溝型コンタクトと穴型コンタクトの両パターンを一括で成膜するのであるが、溝パターンと穴パターンの違いによりバリアメタルのカバレージに差が生じる、即ち、溝パターン内にはバリアメタルが入り易く、穴パターン内にはバリアメタルが入り難い。このため、穴の底にはバリアメタルが薄く成膜され、溝の底にはバリアメタルが厚く成膜される。尚、このようなバリアメタルの膜厚の相違は、微細化の進行に応じて顕著になってきた問題である。

上記構成の場合、バリアメタルの膜厚を穴（穴型コンタクト）の底で適切な膜厚になるように合わせ込むと、溝（溝型コンタクト）の底にバリアメタルが必要以上に厚く成膜されてしまう。このような場合、素子領域（シリコン等、アクティブエリア）と過剰にシリサイド反応してシリコンの供給が不足し、素子領域に疎になる部分が生じ、コンタクトの高抵抗不良が発生し、また逆に、バリアメタルの膜厚を溝の底で適切な膜厚になるように合わせ込むと、穴の底のバリアメタルの膜厚が薄くなり過ぎてしまう。このような場合、バリアメタル上に成膜される電極材による素子領域への突き抜けによるアタッキングが発生し、コンタクトの高抵抗不良が発生するという問題点がある。

尚、ソースコンタクトおよびドレインコンタクトを穴型コンタクトで形成し、ソースコンタクトの上部に埋込型の配線を別途形成するように構成した従来構成もある。この構成の場合、リソグラフィ工程やＲＩＥ工程にのいて工程数が大幅に増加するという問題がある。
特開２００７−１０３６５２号公報

本発明は、溝型コンタクトと穴型コンタクトを同じ高さで形成する構成であって、溝の底および穴の底に成膜されるバリアメタルの膜厚をほぼ等しくすることができる半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、半導体基板と、前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、前記半導体基板に埋込まれ、前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成され、前記複数のドレイン領域にそれぞれ電気的に接続する穴型のドレインコンタクトと、前記複数のメモリセルトランジスタのソース領域上に前記ドレインコンタクトと同じ高さで形成され、前記複数のソース領域を電気的に共通接続する溝型のソースコンタクトとを備え、前記ソースコンタクトは、上部において前記素子分離絶縁膜を介して隣接するソース領域にまたがるよう溝状に構成され、下部では素子領域まで到達するように形成された穴が並んだような形状に構成されたところに特徴を有する。

本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、前記半導体基板に埋込まれるものであって前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成され、前記複数のドレイン領域にそれぞれ電気的に接続する穴型のドレインコンタクトと、前記複数のメモリセルトランジスタのソース領域上に前記ドレインコンタクトと同じ高さで形成され、前記複数のソース領域を電気的に共通接続する溝型のソースコンタクトとを備えて成る半導体装置を製造する製造方法であって、ソース領域に前記ソースコンタクト用の溝を形成する工程において、フォトリソグラフィ処理により、フォトレジストを塗布してパターニング処理することで、ソース領域の上部のフォトレジストにドレインコンタクト用の穴の上部開口部よりも一回り大きい開口部を形成した後、フォトレジストパターンをマスクとしてＲＩＥ法により加工変換差がレジスト寸法より仕上がり寸法の方が大きくなり、穴の下部ではテーパー形状となり、且つ、穴径が小さくなるような加工条件で加工することにより、溝の下部では径小な穴が並んだ形状となると共に、溝の上部では径大な穴が連通して繋がることによって溝状となった形状の溝を形成することを特徴とする。

本発明によれば、ソースコンタクト用の溝の形状を、溝の下部では素子領域まで到達するように形成された穴が並んだような形状としたので、溝型コンタクトおよび穴型コンタクトを同じ高さで形成する構成でありながら、溝型コンタクト用の溝の底および穴型コンタクト用の穴の底に成膜するバリアメタルの膜厚をほぼ等しくすることができる。

（第１実施形態）
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図６を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図１は、メモリセル領域の平面図であり、図２、図３および図４は、それぞれ図１中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面図を示している。図１において、半導体基板としてのシリコン基板１上に、長手方向が図１中左右方向（所定方向）に延びた帯状の素子分離領域であるＳＴＩ（shallow trench isolation）２が、図１中上下方向（所定方向の直交方向）に所定間隔で複数形成され、これによって素子形成用の活性領域３が分離形成されている。ＳＴＩ２は、シリコン基板１上に形成された素子分離溝と、この素子分離溝に埋め込まれた素子分離絶縁膜で構成されている。

活性領域３およびＳＴＩ２と交差するように、長手方向が直交方向に延びた帯状のメモリセルトランジスタのワード線ＷＬが所定方向に所定間隔で複数形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。ゲート電極ＭＧは、後述するように、下層側にフローティングゲート電極、上層側にコントロールゲート電極が積層された構成となっている。

隣接するワード線ＷＬ（ゲート電極ＭＧ）の間の図１中右側の領域がメモリセルトランジスタのソース領域として、また、左側の領域がドレイン領域として形成されている。各メモリセルトランジスタのドレイン領域にはドレインコンタクト形成用の穴４が形成されている。各メモリセルトランジスタのソース領域には、ソースコンタクト形成用の溝５が形成されている。溝５は、後述するように、下端部の径より上端部の径が大きな複数の穴が、上端部において隣接する穴に連通（連続）することにより溝状とされた形状である。

後述するように、溝５および穴４の内部には、バリヤメタルが成膜されていると共に、コンタクト用の導体が埋め込まれており、もってソースコンタクト８（溝型コンタクト）およびドレインコンタクト９（穴型コンタクト）が構成されている。

次に、図１中Ａ−Ａ線で示す部分の断面（ソースコンタクト８（溝５）およびドレインコンタクト９（穴４）を形成する前の断面）を示す図６において、シリコン基板１の上面に形成されたゲート電極ＭＧについて説明する。ゲート電極ＭＧは、シリコン基板１上にゲート絶縁膜（シリコン酸化膜）１０、フローティングゲート電極を構成する多結晶シリコン膜１１、インターポリ絶縁膜としてのＯＮＯ（oxide-nitride-oxide）膜１２、コントロールゲート電極を構成する多結晶シリコン膜１３、低抵抗導電膜としてのＷＳｉ（タングステンシリサイド）膜１４が順次積層されて構成されている。なお、ＯＮＯ膜１２に代えてＮＯＮＯＮ（nitride -oxide-nitride-oxide-nitride）膜やアルミナ（Ａｌ２Ｏ３）膜などの高誘電率膜を用いてもよい。また、ＷＳｉ膜１４に代えてＮｉＳｉ（ニッケルシリサイド）膜やＣｏＳｉ（コバルトシリサイド）膜などを用いても良い。

ＷＳｉ膜１４の上面には、キャップ膜としてのシリコン窒化膜１５およびＴＥＯＳ系シリコン酸化膜１６が積層形成されている。ゲート電極ＭＧの側壁には、サイドウオール酸化膜１７が形成されている。更に、サイドウオール酸化膜１７上にはコンタクト開口時にストッパーとなるシリコン窒化膜１８が形成されている。このシリコン窒化膜１８の上における隣接するゲート電極ＭＧ間には、層間絶縁膜としてＢＰＳＧ膜１９が埋め込み形成されている。更に、ＢＰＳＧ膜１９の上部には、ＴＥＯＳ系シリコン酸化膜２０が形成されている。

次に、ソースコンタクト８およびドレインコンタクト９を形成する製造工程について説明する。まず、ソースコンタクト８用の溝５を形成する工程を実行する。図５に示すように、フォトリソグラフィ処理により、フォトレジスト（図示しない）を塗布してパターニング処理することで、ソース領域の上部のフォトレジストに開口部２１を形成する。この開口部２１は、ドレインコンタクト９用の穴４の上部開口部の大きさよりも一回り大きく形成されている。

続いて、上記フォトレジストパターンをマスクとして図６に示したＴＥＯＳ系シリコン酸化膜２０、１６、ＢＰＳＧ膜１９およびシリコン窒化膜１５、１８をＲＩＥ法により加工する。この場合、まず、シリコン窒化膜１８を露出させる。このとき、シリコン窒化膜１８がエッチングストッパとして機能している。この後、シリコン窒化膜１８およびゲート絶縁膜１０をＲＩＥ法により加工してシリコン基板１の活性領域３を露出させる。この場合、ＲＩＥの加工条件として、穴の上部では加工変換差がレジスト寸法より仕上がり寸法の方が大きくなり、穴の下部ではテーパー形状となり、且つ、穴の上部より穴径が小さくなるような加工条件を選択する。これにより、図２、図３、図４に示すような形状の溝５が形成される。

この溝５の形状は、下部が径小で上部が径大な穴を上部で繋がるように並べることにより、下部では径小な穴５ａが並んだ形状であると共に、上部では径大な穴５ｂが連通して繋がることによって溝状になった形状である。尚、穴５ｂが連通して繋がった部分を図３中にて符号５ｃで示す。

この後、ドレインコンタクト９用の穴４を形成する工程を実行する。この場合、上記した溝５とほぼ同様にして、フォトリソグラフィ処理とＲＩＥ法により形成する。この場合、ＲＩＥの加工条件としては、周知構成と同様のドレインコンタクト９用の穴４の形状（構造）が得られる加工条件を設定している。

次に、溝５および穴４内にバリアメタル６（ＴｉやＴｉＮ等の金属）を例えばスパッタ法により成膜する（図７参照）。続いて、溝５および穴４内にコンタクト用の導体７（例えばＷ）の埋め込みを行い、その後、ＣＭＰ（chemical mechanical polishing）処理により研磨してコンタクト部分以外のコンタクト用導体７とバリアメタル６を除去して平坦化する。これにより、図７、図８、図９に示すように、ソースコンタクト８およびドレインコンタクト９が形成される。この構成の場合、ソースコンタクト８（溝型コンタクト）およびドレインコンタクト９（穴型コンタクト）は同じ高さで形成される構成となっている。

上記構成によれば、バリアメタル６を溝５および穴４内に成膜する際に、溝５の形状を、溝５の下部では径小な穴５ａが並んだ形状とすると共に、溝５の上部では下部の径より径大な穴５ｂが連通して繋がることにより溝状になった形状としたので、バリアメタル６が溝５の径小な穴５ａ内に入るときの入り易さと、バリアメタル６が穴４内に入るときの入り易さとが、ほぼ同程度となることから、溝５の底および穴４の底に成膜されるバリアメタル６の膜厚をほぼ等しくすることができる。これにより、ソース側のコンタクト抵抗を低減したまま、ドレイン側とのバリアメタル６成膜時の膜厚の不均一を解消することができ、安定したコンタクトの形成が可能となる。

また、上記実施形態においては、溝５を形成するに際して、穴パターンをフォトリソグラフィにより形成し、ＲＩＥ法による加工で穴を繋げることにより溝５を形成する構成であるので、穴パターンのみの露光となることから、穴と溝の両パターンを一括で露光する場合よりも難度が下がり、フォトリソグラフィ工程の削減に有効である。

（第２実施形態）
図１０ないし図１３は、本発明の第２実施形態を示すものであり、第１実施形態と異なる構成について説明する。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態においては、図１０および図１２に示すように、ソースコンタクト８（ソース領域）を挟む２本のワード線ＷＬのうちのＳＴＩ２の上部に対応する部分（ゲート配線）の対向する側壁に、凸部２３、２３を設けた。凸部２３、２３の突出量は、凸部２３、２３の上に形成されたバリヤーとしてのシリコン窒化膜（側壁保護膜）１８、１８が互いに接する（図１０、図１２参照）程度の突出量であれば良い。

上記構成において、ソースコンタクト８用の溝２５を形成する工程について説明する。図１０に示すように、フォトリソグラフィ処理により、フォトレジスト（図示しない）を塗布してパターニング処理することで、ソース領域の上部のフォトレジストに開口部２６を形成する。この開口部２６は、ソースコンタクト８用の溝２５の上部開口部（図１１および図１２参照）の大きさとほぼ等しい大きさの開口部である。

続いて、上記フォトレジストパターンをマスクとしてＴＥＯＳ系シリコン酸化膜２０、１６、ＢＰＳＧ膜１９およびシリコン窒化膜１５、１８をＲＩＥ法により加工する。この場合、まず、シリコン窒化膜１８を露出させる。このとき、シリコン窒化膜１８がエッチングストッパとして機能している。この後、シリコン窒化膜１８およびゲート絶縁膜１０をＲＩＥ法により加工してシリコン基板１の活性領域３を露出させる。これにより、図１１、図１２、図１３に示すような形状の溝２５が形成される。この溝２５の形状は、上部では溝形状となり、下部のうち、凸部２３上のシリコン窒化膜１８が接した部分では、溝、即ち、穴が形成されないことから、溝２５の下部では擬似的に径小な穴２５ａが並んだ形状となる。尚、ドレインコンタクト９用の穴４を形成する工程は、第１実施形態と同じである。

上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、ゲート配線に凸部２３を設け、その上に形成されたシリコン窒化膜１８を接したことにより、溝２５の下部で、溝、即ち、穴が形成されない部分を形成するように構成したので、溝２５の下部で擬似的に径小な穴２５ａが並んだ形状を、安定して形成することができる。この構成に比べると、第１実施形態において、溝５の上部の径大な穴５ａを繋ぐために必要な膜厚制御はある程度難しいと考えられる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。

上記第２実施形態では、シリコン窒化膜１８、１８が互いに接するように、凸部２３、２３の突出量を設定したが、これに限られるものではなく、シリコン窒化膜１８、１８の間に若干隙間があるように構成しても良い。このように構成しても、溝２５の下部が部分的に狭くなったり、または寸断されることから、即ち、溝２５の下部が擬似的に穴型形状となることから、溝２５の底部でのバリアメタル６の成膜が制限されるため、バリアメタル６の膜厚がドレインコンタクト９用の穴４とほぼ等しくなるという効果を得ることができる。

本発明の第１実施形態におけるメモリセル領域の一部を模式的に示す平面図 図１中Ａ−Ａ線に沿う模式的な断面図 図１中Ｂ−Ｂ線に沿う模式的な断面図 図１中Ｃ−Ｃ線に沿う模式的な断面図 図１相当図 図２相当図 図２相当図 図３相当図 図４相当図 本発明の第２実施形態を示す図１相当図 図１０中Ａ−Ａ線に沿う模式的な断面図 図１０中Ｂ−Ｂ線に沿う模式的な断面図 図１０中Ｃ−Ｃ線に沿う模式的な断面図

符号の説明

図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は穴、５は溝、６はバリヤメタル、７はコンタクト用導体、８はソースコンタクト、９はドレインコンタクト、２３は凸部、２５は溝である。

Claims (5)

1. 半導体基板と、
   前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、
   前記半導体基板に埋込まれ、前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、
   前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成され、前記複数のドレイン領域にそれぞれ電気的に接続する穴型のドレインコンタクトと、
   前記複数のメモリセルトランジスタのソース領域上に前記ドレインコンタクトと同じ高さで形成され、前記複数のソース領域を電気的に共通接続する溝型のソースコンタクトとを備え、
   前記ソースコンタクトは、上部において前記素子分離絶縁膜を介して隣接するソース領域にまたがるよう溝状に構成され、下部では素子領域まで到達するように形成された穴が並んだような形状に構成されたことを特徴とする半導体装置。
2. 前記ソースコンタクト用の溝の形状は、下部が径小で上部が径大な穴を並べることにより、溝の下部では径小な穴が並んだ形状とすると共に、溝の上部では径大な穴が連通して繋がることによって溝状になった形状であることを特徴とする請求項１記載の半導体装置。
3. ソースコンタクトを挟む２本のワード線のうちの素子分離領域の上部に対応する部分の対向する側壁に、凸部を設けることにより、前記ソースコンタクト用の溝の下部で径小な穴が並んだ形状を形成するように構成したことを特徴とする請求項１記載の半導体装置。
4. 前記凸部の突出量は、前記凸部の上に形成された側壁保護膜が互いに接する程度の突出量であることを特徴とする請求項３記載の半導体装置。
5. 半導体基板と、前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、前記半導体基板に埋込まれるものであって前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成され、前記複数のドレイン領域にそれぞれ電気的に接続する穴型のドレインコンタクトと、前記複数のメモリセルトランジスタのソース領域上に前記ドレインコンタクトと同じ高さで形成され、前記複数のソース領域を電気的に共通接続する溝型のソースコンタクトとを備えて成る半導体装置を製造する製造方法であって、
   ソース領域に前記ソースコンタクト用の溝を形成する工程において、フォトリソグラフィ処理により、フォトレジストを塗布してパターニング処理することで、ソース領域の上部のフォトレジストにドレインコンタクト用の穴の上部開口部よりも一回り大きい開口部を形成した後、フォトレジストパターンをマスクとしてＲＩＥ法により加工変換差がレジスト寸法より仕上がり寸法の方が大きくなり、穴の下部ではテーパー形状となり、且つ、穴径が小さくなるような加工条件で加工することにより、溝の下部では径小な穴が並んだ形状となると共に、溝の上部では径大な穴が連通して繋がることによって溝状となった形状の溝を形成することを特徴とする半導体装置の製造方法。

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