JP2007200992A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】隣接する選択トランジスタのゲート構造間に層間絶縁膜を確実に形成することが可能な半導体装置を提供する。
【解決手段】選択トランジスタ形成領域に形成された互いに対向する一対の選択ゲート構造１０２であって、それぞれがゲート絶縁膜１２ｂ及びゲート電極１３ｂ、１５ｂを含む一対の選択ゲート構造と、選択トランジスタ形成領域を挟む一対のメモリセル形成領域に形成され、同一ピッチで配置された複数のメモリセルゲート構造１０１をそれぞれが有する一対のメモリセルゲート構造グループであって、各メモリセルゲート構造が、第１のゲート絶縁膜１２ａ、第１のゲート電極１３ａ、第２のゲート絶縁膜１４ａ及び第２のゲート電極１５ａを含んでいる一対のメモリセルゲート構造グループと、を備え、一対の選択ゲート構造は互いに対向する一対の対向側面を有し、対向側面の少なくとも上部分は傾斜している。
【選択図】図１０

Description

本発明は、半導体装置及びその製造方法に関する。
近年、電気的に消去可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが広く用いられている。このＮＡＮＤ型フラッシュメモリには多数のＮＡＮＤセルユニットが含まれており、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルが選択トランジスタ間に設けられた構成となっている。各メモリセルにはそれぞれコントロールゲートライン（ワードライン）が接続されており、各選択トランジスタにはそれぞれ選択ゲートラインが接続されている。
ＮＡＮＤ型フラッシュメモリでは通常、選択ゲートラインの幅がコントロールゲートラインの幅よりも広くなっている。すなわち、コントロールゲートラインは同一ピッチで配置されているが、選択ゲートラインはコントロールゲートラインとは異なるピッチで配置されている。そのため、選択ゲートラインによってライン配置の周期性が乱される。その結果、半導体装置が微細化されると、リソグラフィ工程における露光マージンが低下し、コントロールゲートライン及び選択ゲートラインのパターンをともに精度よく形成することが困難になってくる。すなわち、メモリセル及び選択トランジスタのゲート構造のパターンをともに精度よく形成することが困難になってくる。
特許文献１には、ライン幅の広い１つの選択ゲートラインの代わりに、コントロールゲートラインのライン幅と同一のライン幅を有する２つの選択ゲートラインを設けた構造が開示されている。この構造によれば、コントロールゲートラインのピッチと同一のピッチで選択ゲートラインを配置することが可能である。しかしながら、この提案では、１つの選択ゲートライン（選択トランジスタ）の代わりに２つの選択ゲートライン（選択トランジスタ）を用いるため、２つの選択トランジスタの動作タイミングにずれが生じるといった問題が生じる。
また、ＮＡＮＤ型フラッシュメモリでは通常、隣接する選択トランジスタ間の層間絶縁膜内にビットラインコンタクトを形成する。しかしながら、半導体装置が微細化されると、隣接する選択トランジスタのゲート構造間に層間絶縁膜を確実に形成することが困難になる。すなわち、層間絶縁膜内にボイド等が形成されやすくなり、隣接する選択トランジスタのゲート構造間のスペースを層間絶縁膜で完全に埋めることが困難になる。
このように、従来は、メモリセル及び選択トランジスタのゲート構造のパターンを精度よく形成することが困難であるといった問題や、隣接する選択トランジスタのゲート構造間に層間絶縁膜を確実に形成することが困難であるといった問題があった。
特開２００３−５１５５７号公報
本発明は、メモリセル及び選択トランジスタのゲート構造のパターンを精度よく形成することが可能な半導体装置の製造方法を提供することを目的とする。また、本発明は、隣接する選択トランジスタのゲート構造間に層間絶縁膜を確実に形成することが可能な半導体装置を提供することを目的とする。
本発明の第１の視点に係る半導体装置は、選択トランジスタ形成領域に形成された互いに対向する一対の選択ゲート構造であって、それぞれが半導体基板上のゲート絶縁膜及びゲート絶縁膜上のゲート電極を含む一対の選択ゲート構造と、前記選択トランジスタ形成領域を挟む一対のメモリセル形成領域に形成され、同一ピッチで配置された複数のメモリセルゲート構造をそれぞれが有する一対のメモリセルゲート構造グループであって、各メモリセルゲート構造が、前記半導体基板上の第１のゲート絶縁膜、第１のゲート絶縁膜上の第１のゲート電極、第１のゲート電極上の第２のゲート絶縁膜及び第２のゲート絶縁膜上の第２のゲート電極を含んでいる一対のメモリセルゲート構造グループと、を備え、前記一対の選択ゲート構造は互いに対向する一対の対向側面を有し、前記対向側面の少なくとも上部分は傾斜している。
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜及び第２のゲート電極膜が前記順序で積層された積層構造を形成する工程と、前記積層構造上に同一ピッチで配置された複数のマスク部を形成する工程と、所定領域に形成された少なくとも１つの前記マスク部を除去して、前記所定領域を挟む領域にそれぞれ複数の前記マスク部を残す工程と、前記所定領域を挟んで互いに対向した一対の前記マスク部の対向側面に一対の側壁部を形成する工程と、前記マスク部及び前記側壁部をマスクとして用いて前記積層構造をエッチングして、前記一対のマスク部及び一対の側壁部の下に一対の選択ゲート構造を形成し、前記一対のマスク部以外のマスク部の下にメモリセルゲート構造を形成する工程と、を備える。
本発明によれば、隣接する選択ゲート構造間に層間絶縁膜を確実に形成することが可能となる。また、本発明によれば、メモリセルゲート構造及び選択ゲート構造のパターンを精度よく形成することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
図１は、本発明の実施形態に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）の基本構成を示した等価回路図である。図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である。
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。メモリセルＭ１〜Ｍ８並びに選択トランジスタＳ１及びＳ２は素子領域に形成されており、隣接する素子領域は素子分離領域（素子分離絶縁膜）ＩＳによって分離されている。
選択トランジスタＳ１及びＳ２には選択ゲートラインＳＧ１及びＳＧ２がそれぞれ接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲートライン（ワードライン）ＣＧ１〜ＣＧ８がそれぞれ接続されている。コントロールゲートラインＣＧ１〜ＣＧ８は同一ピッチで配置されている。選択トランジスタＳ１にはビットラインコンタクトＢＣを介してビットラインＢＬ１及びＢＬ２が接続されており、選択トランジスタＳ２にはソースラインが接続されている。
図１０は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した断面図である。図１０は、図２のＡ−Ａに沿った断面（ビットライン方向の断面）に対応している。
メモリセル形成領域には、図２に示した複数のメモリセルＭ１〜Ｍ８に対応して、同一ピッチで配置された複数のメモリセルゲート構造１０１が形成されている。また、メモリセル形成領域に挟まれた選択トランジスタ形成領域には、図２に示した一対の選択トランジスタＳ１に対応して、互いに対向する一対の選択ゲート構造１０２が形成されている。これらのメモリセルゲート構造１０１及び選択ゲート構造１０２は、シリコン基板（半導体基板）１１の素子領域上に形成されている。選択ゲート構造１０２の幅は、メモリセルゲート構造１０１の幅よりも広くなっている。また、互いに隣接する選択ゲート構造１０２とメモリセルゲート構造１０１との間隔は、互いに隣接するメモリセルゲート構造１０１間の間隔と同じである。
各メモリセルゲート構造１０１は、シリコン基板１１上に形成されたトンネル絶縁膜（第１のゲート絶縁膜）１２ａと、トンネル絶縁膜１２ａ上に形成されたフローティングゲート電極（第１のゲート電極）１３ａと、フローティングゲート電極１３ａ上に形成された電極間絶縁膜（第２のゲート絶縁膜）１４ａと、電極間絶縁膜１４ａ上に形成されたコントロールゲート電極（第２のゲート電極）１５ａとによって形成されている。
選択ゲート構造１０２は、シリコン基板１１上に形成されたゲート絶縁膜１２ｂと、ゲート絶縁膜１２ｂ上に形成されたゲート電極とを有している。ゲート電極は、第１のゲート部分１３ｂと、第１のゲート部分１３ｂ上に形成された第２のゲート部分１５ｂとによって形成されている。第１のゲート部分１３ｂと第２のゲート部分１５ｂとの間には、貫通穴を有する絶縁部１４ｂが形成されている。絶縁部１４ｂに形成された貫通穴を介して、第１のゲート部分１３ｂと第２のゲート部分１５ｂとが接続されている。
選択ゲート構造１０２のゲート絶縁膜１２ｂは、メモリセルゲート構造１０１のトンネル絶縁膜１２ａと同一の工程及び同一材料で形成されている。また、選択ゲート構造１０２の第１のゲート部分１３ｂは、メモリセルゲート構造１０１のフローティングゲート電極１３ａと同一工程及び同一材料で形成されており、選択ゲート構造１０２の第２のゲート部分１５ｂは、メモリセルゲート構造１０１のコントロールゲート電極１５ａと同一工程及び同一材料で形成されている。さらに、選択ゲート構造１０２の絶縁部１４ｂも、メモリセルゲート構造１０１の電極間絶縁膜１４ａと同一工程及び同一材料で形成されている。
図１０に示すように、一対の選択ゲート構造１０２は互いに対向する一対の対向側面を有しており、これらの対向側面の少なくとも上部分は傾斜している。したがって、一対の選択ゲート構造１０２間の間隔は、選択ゲート構造１０２の上部分間において広くなっている。また、選択ゲート構造１０２の対向側面に対して逆側の側面（メモリセルゲート構造１０１に対向する側面）は、シリコン基板１１の主面に対して略垂直である。別の観点から言うと、前記対向側面の少なくとも上部分の傾斜角（シリコン基板１１の主面に対する傾斜角）は、前記逆側の側面の傾斜角（シリコン基板１１の主面に対する傾斜角）よりも小さくなっている。
シリコン基板１１の表面領域には、ソース／ドレイン用の不純物拡散層２２が形成されている。具体的には、隣接するメモリセルゲート構造１０１間の領域、一対の選択ゲート構造１０２間の領域、及びメモリセルゲート構造１０１と選択ゲート構造１０２との間の領域に、ソース／ドレイン用の不純物拡散層２２が形成されている。
メモリセルゲート構造１０１上及び選択ゲート構造１０２上には、マスク部１６ａが配置されている。これらのマスク部１６ａは同一ピッチで配置され、隣接するマスク部１６ａ間の間隔はいずれも同じである。
隣接するメモリセルゲート構造１０１間の領域、一対の選択ゲート構造１０２間の領域、及びメモリセルゲート構造１０１と選択ゲート構造１０２との間の領域には、層間絶縁膜２３が形成されている。また、選択ゲート構造１０２間の層間絶縁膜２３にはコンタクトホールが形成されており、このコンタクトホール内にはコンタクトプラグ２４が形成されている。このコンタクトプラグ２４は、図２に示したビットラインコンタクトＢＣに対応する。すでに述べたように、選択ゲート構造１０２の対向側面の少なくとも上部分が傾斜しているため、選択ゲート構造１０２間のスペースを層間絶縁膜２３によって容易且つ確実に埋めることができる。
以下、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を、図３〜図１０を参照して説明する。なお、図３〜図１０はいずれも、図２のＡ−Ａに沿った断面に対応している。
まず、図３に示すように、ｐ型のシリコン基板（半導体基板）１１の表面に、トンネル絶縁膜（第１のゲート絶縁膜）１２として、厚さ１０ｎｍのシリコン酸化膜を熱酸化法で形成する。続いて、トンネル絶縁膜１２上に、フローティングゲート電極膜（第１のゲート電極膜）１３として、リンがドープされた厚さ１００ｎｍの多結晶シリコン膜をＬＰＣＶＤ（low pressure chemical vapor deposition）法によって堆積する。
次に、ビットライン方向（ワードラインに垂直な方向）に延伸したマスクパターン（図示せず）をマスクとして、フローティングゲート電極膜１３、トンネル絶縁膜１２及びシリコン基板１１を順次エッチングする。これにより、複数の素子領域及び複数の素子分離溝が形成される。素子領域上には、トンネル絶縁膜１２及びフローティングゲート電極膜１３が残る。さらに、素子分離溝を素子分離絶縁膜で埋めることにより、素子分離領域（図示せず）を形成する。
次に、フローティングゲート電極膜１３及び素子分離領域上に、電極間絶縁膜（第２のゲート絶縁膜）１４として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜を、ＬＰＣＶＤ法によって形成する。続いて、フォトリソグラフィ及びドライエッチングを用いて電極間絶縁膜１４の一部を除去し、貫通穴を形成する。
次に、電極間絶縁膜１４上に、コントロールゲート電極膜（第２のゲート電極膜）１５として、リンがドープされた多結晶シリコン膜を、ＬＰＣＶＤ法によって堆積する。このとき、貫通穴内にもコントロールゲート電極膜１５が形成され、貫通穴を介してフローティングゲート電極膜１３とコントロールゲート電極膜１５が接続される。
このようにして、図３に示すように、半導体基板の素子領域上に、トンネル絶縁膜１２、フローティングゲート電極膜１３、電極間絶縁膜１４及びコントロールゲート電極膜１５が積層された積層構造が形成される。
次に、図４に示すように、コントロールゲート電極膜１５上に、マスク膜１６として、ＬＰＣＶＤ法によってシリコン窒化膜を形成する。続いて、フォトリソグラフィによって、マスク膜１６上に、ワードライン方向に延伸した複数のフォトレジストパターン１７を形成する。これらのフォトレジストパターン１７は同一ピッチで形成されるため、リソグラフィ工程における露光マージンを十分に確保することができる。
次に、図５に示すように、フォトレジストパターン１７をマスクとして用いて、ドライエッチング法によってマスク膜１６をエッチングする。これにより、同一ピッチで配置された複数のマスク部１６ａが形成される。さらに、フォトレジストパターン１７を除去する。
次に、図６に示すように、所定領域に開口を有するフォトレジストパターン１８を形成する。続いて、フォトレジストパターン１８をマスクとして用いて、所定領域に形成された少なくとも１つのマスク部１６ａをホットリン酸によって除去する。図に示した例では、所定領域に形成された３つのマスク部１６ａを除去しているが、除去するマスク部１６ａの数は、選択ゲート構造の幅等を考慮して適宜決められる。所定領域を挟む領域には、それぞれ複数のマスク部１６ａが残る。
次に、図７に示すように、フォトレジストパターン１８を除去した後、コントロールゲート電極膜１５及びマスク部１６ａを覆う被覆膜としてシリコン酸化膜を、ＬＰＣＶＤによって形成する。被覆膜の厚さは、選択ゲート構造の幅等を考慮して適宜決められる。続いて、異方性ドライエッチングによって被覆膜をエッチングする。エッチングには、例えばＣＦ系のガスを用いることが可能である。これにより、互いに対向した一対のマスク部１６ａの対向側面に被覆膜１９ｂが残り、一対の側壁部１９ｂが形成される。隣接するマスク部１６ａ間の領域にも被覆膜１９ａが残る。異方性ドライエッチングでは、角部（肩部）がエッチングされやすい。そのため、異方性ドライエッチングによって得られた側壁部１９ｂの側面は傾斜している。
次に、図８に示すように、フォトリソグラフィによって、側壁部１９ｂを覆うフォトレジストパターン２１を形成する。続いて、フォトレジストパターン２１をマスクとして用いて、被覆膜１９ａをウェットエッチングによって除去する。
次に、図９に示すように、フォトレジストパターン２１を除去した後、マスク部１６ａ及び側壁部１９ｂをマスクとして用い、コントロールゲート電極膜１５、電極間絶縁膜１４、フローティングゲート電極膜１３及びトンネル絶縁膜１２を、異方性ドライエッチングによってエッチングする。この異方性ドライエッチングにおいて、マスク部１６ａ及び側壁部１９ｂもある程度エッチングされ、マスク部１６ａ及び側壁部１９ｂの厚さは薄くなる。さらに、側壁部１９ｂを除去する。
このようにして、トンネル絶縁膜１２ａ、フローティングゲート電極１３ａ、電極間絶縁膜１４ａ及びコントロールゲート電極１５ａで形成された複数のメモリセルゲート構造１０１が形成される。同時に、ゲート絶縁膜１２ｂ、第１のゲート部分１３ｂ、絶縁部１４ｂ及び第２のゲート部分１５ｂで形成された一対の選択ゲート構造１０２が形成される。すでに述べたように、選択ゲート構造１０２では、第１のゲート部分１３ｂ及び第２のゲート部分１５ｂによってゲート電極が構成される。また、メモリセルゲート構造１０１の形成とともにコントロールゲートライン（ワードライン）が形成され、選択ゲート構造１０２の形成とともに選択ゲートラインが形成される。
上記の異方性ドライエッチング工程では、マスク部１６ａとともに側壁部１９ｂもマスクとして用いられる。ただし、側壁部１９ｂもある程度エッチングされるため、エッチングの進行とともに、側壁部１９ｂはしだいに後退する。そのため、一対の選択ゲート構造１０２の対向側面は、側壁部１９ｂの側面の形状がある程度反映された形状となる。その結果、すでに述べたように、選択ゲート構造１０２の対向側面の少なくとも上部分は傾斜する。これに対して、選択ゲート構造１０２の対向側面に対して逆側の側面（メモリセルゲート構造１０１に対向する側面）は、シリコン基板１１の主面に対して略垂直となる。
次に、図１０に示すように、メモリセルゲート構造１０１及び選択ゲート構造１０２をマスクとして用いて、シリコン基板１１に不純物をイオン注入する。これにより、ソース／ドレイン用の不純物拡散層２２が形成される。
次に、全面に層間絶縁膜２３を形成する。続いて、マスク部１６ａをＣＭＰストッパーとして用い、層間絶縁膜２３をＣＭＰ（chemical mechanical polishing）によって研磨することにより、層間絶縁膜２３を平坦化する。その結果、隣接するメモリセルゲート構造１０１間のスペース、一対の選択ゲート構造１０２間のスペース、及びメモリセルゲート構造１０１と選択ゲート構造１０２との間のスペースは、層間絶縁膜２３で埋められる。続いて、選択ゲート構造１０２間に形成されている層間絶縁膜２３にコンタクトホールを形成する。さらに、コンタクトホールを導電物で埋めることで、コンタクトホール内にコンタクトプラグ（ビットラインコンタクト）２４を形成する。
なお、選択ゲート構造１０２間の層間絶縁膜２３にはコンタクトホール及びコンタクトプラグ２４が形成されるため、選択ゲート構造１０２間のスペースは、ボイド等が形成されないように、層間絶縁膜２３で確実且つ完全に埋める必要がある。これに対して、メモリセルゲート構造１０１間のスペース、及びメモリセルゲート構造１０１と選択ゲート構造１０２との間のスペースには、多少のボイド等が形成されても問題はない。したがって、これらのスペースは、層間絶縁膜２３で完全に埋められなくてもよい。
その後の工程は図示しないが、上層側に配線等を形成することで、ＮＡＮＤ型フラッシュメモリが完成する。
以上のように、本実施形態では、図８及び図９に示すように、マスク部１６ａをマスクとして用いてメモリセルゲート構造１０１が形成され、マスク部１６ａ及び側壁部１９ｂをマスクとして用いて選択ゲート構造１０２が形成される。そしてマスク部１６ａは、図４及び図５に示すように、同一ピッチで形成される。したがって、リソグラフィ工程における露光マージンを低下させることなく、メモリセルゲート構造１０１及びメモリセルゲート構造１０１よりも幅の広い選択ゲート構造１０２を、精度よく確実に形成することが可能である。
また、本実施形態では、側壁部１９ｂの側面を傾斜させることにより、一対の選択ゲート構造１０２の対向側面を傾斜させることができる。そのため、一対の選択ゲート構造１０２間に層間絶縁膜２３を容易且つ確実に形成することができる。したがって、選択ゲート構造１０２間の層間絶縁膜２３内にコンタクトプラグ２４を形成する際に、信頼性に優れたコンタクトプラグ２４を確実に形成することができる。
したがって、本実施形態によれば、パターン精度や信頼性に優れたＮＡＮＤ型フラッシュメモリを形成することが可能である。
なお、上述した実施形態は、以下に述べるような種々の変更が可能である。
図１１は、本実施形態の第１の変更例の構成を模式的に示した断面図である。上述した実施形態では、図９の工程で異方性エッチングによってメモリセルゲート構造１０１及び選択ゲート構造１０２を形成した後、マスク部１６ａの側面に形成された側壁部１９ｂを除去するようにしたが、本変更例では、側壁部１９ｂを除去していない。この場合、図１１に示すように、側壁部１９ｂの側面は傾斜している。したがって、側壁部１９ｂを除去せずに残しておいても、選択ゲート構造１０２間に層間絶縁膜２３を容易且つ確実に形成することができる。したがって、本変更例においても上述した実施形態と同様の作用効果を得ることが可能である。
図１２は、本実施形態の第２の変更例の構成を模式的に示した断面図である。上述した実施形態では、図１０に示すように、選択ゲート構造１０２の第１のゲート部分１３ｂと第２のゲート部分１５ｂとの間に絶縁部１４ｂが形成されていたが、本変更例では、絶縁部１４ｂが形成されていない。このような構造は、図３の工程で電極間絶縁膜１４の一部を除去して貫通穴を形成する際に、貫通穴の幅を大きくすることで得られる。本変更例においても上述した実施形態と同様の作用効果が得られることは言うまでもない。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の実施形態に係る半導体装置の基本構成を示した等価回路図である。 本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の第１の変更例の構成を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の第２の変更例の構成を模式的に示した断面図である。
符号の説明
Ｓ１、Ｓ２…選択トランジスタ Ｍ１〜Ｍ８…メモリセル
ＳＧ１、ＳＧ２…選択ゲートライン
ＣＧ１〜ＣＧ８…コントロールゲートライン
ＢＬ１、ＢＬ２…ビットライン ＢＣ…ビットラインコンタクト
ＩＳ…素子分離領域
１１…シリコン基板
１２、１２ａ…トンネル絶縁膜 １２ｂ…ゲート絶縁膜
１３…フローティングゲート電極膜 １３ａ…フローティングゲート電極
１３ｂ…第１のゲート部分
１４、１４ａ…電極間絶縁膜 １４ｂ…絶縁部
１５…コントロールゲート電極膜 １５ａ…コントロールゲート電極
１５ｂ…第２のゲート部分
１６…マスク膜 １６ａ…マスク部
１７、１８、２１…フォトレジストパターン
１９ａ…被覆膜 １９ｂ…被覆膜（側壁部）
２２…不純物拡散層 ２３…層間絶縁膜
２４…コンタクトプラグ
１０１…メモリセルゲート構造 １０２…選択ゲート構造

Claims (5)

  1. 選択トランジスタ形成領域に形成された互いに対向する一対の選択ゲート構造であって、それぞれが半導体基板上のゲート絶縁膜及びゲート絶縁膜上のゲート電極を含む一対の選択ゲート構造と、
    前記選択トランジスタ形成領域を挟む一対のメモリセル形成領域に形成され、同一ピッチで配置された複数のメモリセルゲート構造をそれぞれが有する一対のメモリセルゲート構造グループであって、各メモリセルゲート構造が、前記半導体基板上の第１のゲート絶縁膜、第１のゲート絶縁膜上の第１のゲート電極、第１のゲート電極上の第２のゲート絶縁膜及び第２のゲート絶縁膜上の第２のゲート電極を含んでいる一対のメモリセルゲート構造グループと、
    を備え、
    前記一対の選択ゲート構造は互いに対向する一対の対向側面を有し、前記対向側面の少なくとも上部分は傾斜している
    ことを特徴とする半導体装置。
  2. 前記一対の選択ゲート構造間に形成された層間絶縁膜をさらに備えた
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記選択ゲート構造の前記対向側面に対して逆側の側面は、前記半導体基板の主面に対して略垂直である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 半導体基板上に、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜及び第２のゲート電極膜が前記順序で積層された積層構造を形成する工程と、
    前記積層構造上に同一ピッチで配置された複数のマスク部を形成する工程と、
    所定領域に形成された少なくとも１つの前記マスク部を除去して、前記所定領域を挟む領域にそれぞれ複数の前記マスク部を残す工程と、
    前記所定領域を挟んで互いに対向した一対の前記マスク部の対向側面に一対の側壁部を形成する工程と、
    前記マスク部及び前記側壁部をマスクとして用いて前記積層構造をエッチングして、前記一対のマスク部及び一対の側壁部の下に一対の選択ゲート構造を形成し、前記一対のマスク部以外のマスク部の下にメモリセルゲート構造を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記側壁部の側面は傾斜している
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140108105A (ko) * 2013-02-28 2014-09-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5059437B2 (ja) * 2007-02-06 2012-10-24 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP2009049230A (ja) * 2007-08-21 2009-03-05 Panasonic Corp 半導体記憶装置及びその製造方法
KR101901779B1 (ko) * 2012-03-30 2018-09-28 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259898A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051557A (ja) 2001-08-07 2003-02-21 Toshiba Corp 不揮発性半導体記憶装置
KR100471401B1 (ko) * 2002-12-27 2005-03-10 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법
US6894339B2 (en) 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
JP3854247B2 (ja) 2003-05-30 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
US7192863B2 (en) * 2004-07-30 2007-03-20 Texas Instruments Incorporated Method of eliminating etch ridges in a dual damascene process
JP2006351789A (ja) * 2005-06-15 2006-12-28 Toshiba Corp 半導体集積回路装置
JP4309872B2 (ja) 2005-06-17 2009-08-05 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
TWI267200B (en) * 2006-01-09 2006-11-21 Powerchip Semiconductor Corp Non-volatile memory structure and fabricating method thereof
KR100833434B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259898A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 不揮発性半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140108105A (ko) * 2013-02-28 2014-09-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2014167999A (ja) * 2013-02-28 2014-09-11 Renesas Electronics Corp 半導体装置およびその製造方法
KR102115912B1 (ko) * 2013-02-28 2020-05-27 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

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