TWI404195B - 非揮發性記憶體 - Google Patents

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Description

非揮發性記憶體
本發明是有關於一種半導體元件及其製程，且特別是有關於一種浮置閘極結構、非揮發性記憶體結構以及製造非揮發性記憶體的製程。
由於非揮發性記憶元件具有小尺寸、高操作速度以及在不提供電源時能夠保存資料的能力，因此非揮發性記憶元件被廣泛地應用於儲存資料的各種電子產品中。大部分現有的非揮發性元件是使用浮置閘極來儲存資料，且當製程線寬為40奈米或更大時，浮置閘極會具有矩形剖面。然而，如在下文中將解釋，當以現有的光微影極限將線寬縮小至約30奈米或是在未來能夠得到更小的線寬時，則必須改變浮置閘極的剖面形狀。
圖1A至圖1C繪示為習知非揮發性記憶體的浮置閘極在元件線寬越來越小時的剖面形狀的演化。
請參照圖1A至圖1C，為了形成記憶體，在基底100上形成穿隧層110與多晶矽層(未繪示)，接著以罩幕層(未繪示)為罩幕，蝕刻多晶矽層、穿隧層110以及基底100以形成浮置閘極120與溝渠128。在以絕緣層填滿溝渠128以形成隔離結構130後，在浮置閘極120上形成層間介電層140與字元線150。
在此非揮發性記憶體中，字元線150必需延伸於浮置 閘極120之間，以將閘極-浮置閘極電容控制成大於浮置閘極-基底電容且藉此得到用以正常操作記憶體的充分閘耦合率(GCR)。由於層間介電層140的厚度通常厚達約12奈米，因此當線寬縮小至接近或小於層間介電層140的兩倍厚度時，為了利於在兩個浮置閘極120之間填滿層間介電層140，則必需使浮置閘極120的側壁傾斜。如圖1B至圖1C所示，當製程線寬越小時，則浮置閘極120的側壁的傾斜角越大。
然而，由於用以定義浮置閘極120的罩幕層圖案的寬度與浮置閘極120的底部寬度相同，因此難以控制用以形成浮置閘極120的傾斜側壁的蝕刻製程，且當傾斜角越大時，越難控制上述製程。
因此，本發明提供一種非揮發性記憶體的浮置閘極結構。
本發明另提供一種包括本發明之浮置閘極結構的非揮發性記憶體。
本發明又提供一種非揮發性記憶體的製程。
本發明之浮置閘極結構包括導體間隙壁，導體間隙壁配置在突出於基底的隔離結構的側壁上且與基底絕緣。
在一實施例中，導體間隙壁藉由穿隧層與基底絕緣。
在一實施例中，非揮發性記憶體具有小於30奈米的關鍵尺寸。
本發明之非揮發性記憶體包括基底、多個第一隔離結構、多個浮置閘極以及穿隧層。第一隔離結構配置在基底中且突出於基底。浮置閘極為位在突出於基底之第一隔離結構的側壁上的第一導體間隙壁。穿隧層位在每一浮置閘極與基底之間。
在一實施例中，上述之非揮發性記憶體更包括多個第二隔離結構。第二隔離結構的高度低於第一隔離結構的高度，其中浮置閘極在列方向與行方向上排列，每一第一與第二隔離結構在行方向上延伸，第一隔離結構與第二隔離結構在列方向上交替排列，以及每一第二隔離結構位在兩行浮置閘極之間，其中兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上。
在一實施例中，上述之非揮發性記憶體更包括一列選擇閘極，一列選擇閘極為位在第一隔離結構的側壁上的第二導體間隙壁。
在一實施例中，上述之非揮發性記憶體具有小於30奈米的關鍵尺寸。
在一些實施例中，上述之浮置閘極在列方向與行方向上排列，且每一第一隔離結構在行方向上延伸，且上述之非揮發性記憶體更包括多個字元線與閘間介電層，其中每一字元線配置在一列浮置閘極上，閘間介電層配置在每一浮置閘極與在浮置閘極上的字元線之間。
在具有閘間介電層與字元線的一實施例中，上述之非揮發性記憶體更包括多個第二隔離結構，第二隔離結構的 高度低於第一隔離結構的高度且第二隔離結構在行方向上延伸，其中第一隔離結構與第二隔離結構在列方向上交替排列，每一第二隔離結構位在兩行浮置閘極之間，其中兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上，以及每一第一與第二隔離結構的寬度等於或小於在浮置閘極上的閘間介電層的二倍厚度。
在具有閘間介電層與字元線的一實施例中，上述之非揮發性記憶體更包括一列選擇閘極與選擇線。一列選擇閘極為位在突出於基底的第一隔離結構的側壁上的第二導體間隙壁。選擇線配置在一列選擇閘極上且接觸一列選擇閘極。
本發明之非揮發性記憶體的製程如下。在基底中形成突出於基底的多個第一隔離結構、在基底上形成穿隧層以及接著形成多個浮置閘極，其中浮置閘極為在突出於基底的第一隔離結構的側壁上的第一導體間隙壁。
在一實施例中，上述之製程更包括在形成第一隔離結構的步驟中，形成高度低於第一隔離結構的多個第二隔離結構。浮置閘極在列方向與行方向上排列。每一第一與第二隔離結構在行方向上延伸。第一隔離結構與第二隔離結構在列方向上交替排列。每一第二隔離結構位在兩行浮置閘極之間，其中兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上。
可以下列步驟形成第一與第二隔離結構。以圖案化罩幕層為蝕刻罩幕，在基底中形成多個溝渠，其中圖案化罩 幕層中具有對應於溝渠的間隙。以多個絕緣層填滿溝渠與間隙。使部分絕緣層凹陷，因此凹陷的絕緣層與未凹陷的絕緣層交替排列。移除圖案化罩幕層，使未凹陷的絕緣層形成第一隔離結構且凹陷的絕緣層形成第二隔離結構。
在一實施例中，上述之製程更包括在形成浮置閘極的步驟中，在第一隔離結構的側壁上形成一列選擇閘極，其中一列選擇閘極為第二導體間隙壁。
在一實施例中，上述之非揮發性記憶體具有小於30奈米的關鍵尺寸。
在一實施例中，以下列步驟形成上述之浮置閘極。在突出於基底的第一隔離結構的側壁上形成多個導體間隙壁柱，且接著圖案化導體間隙壁柱。在浮置閘極在列方向與行方向上排列且每一第一隔離結構在行方向上延伸的實例中，上述之製程更包括：在形成導體間隙壁柱之後且在圖案化導體間隙壁柱之前，在基底上形成閘間介電層，以及在閘間介電層上形成在列方向上延伸的多個字元線，其中沿著字元線圖案化導體間隙壁柱，使每一字元線配置在一列浮置閘極上。
在形成閘間介電層與字元線的實施例中，上述之製程更包括在形成第一隔離結構的步驟中，形成高度低於第一隔離結構且在行方向上延伸的多個第二隔離結構。第一隔離結構與第二隔離結構在列方向上交替排列。每一第二隔離結構位在兩行浮置閘極之間，其中兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上。每一第一與 第二隔離結構的寬度等於或小於在浮置閘極上的閘間介電層的二倍厚度。
在形成閘間介電層與字元線的實施例中，製程更包括下列步驟。在圖案化導體間隙壁柱的步驟中，在突出於基底的第一隔離結構的側壁上形成一列選擇閘極，其中一列選擇閘極為第二導體間隙壁。在形成閘間介電層的步驟之後且在形成字元線的步驟之前，移除位在部分導體間隙壁柱上的部分閘間介電層，以至少暴露每一所述之部分導體間隙壁柱的一部分，其中所述之部分導體間隙壁柱預定形成一列選擇閘極。在形成字元線的步驟中，形成位在所述之部分導體間隙壁柱上且與其接觸的選擇線。在此步驟中，亦沿著選擇線圖案化導體間隙壁柱，以同時形成一列選擇閘極與浮置閘極。
在本發明中，由於為導體間隙壁之浮置閘極的頂表面為傾斜的，所以導體間隙壁之面向字元線的頂表面的面積總是會大於其面向基底的底表面的面積。因此，即使當閘間介電層填滿兩相對浮置閘極的側壁之間的間隙，也能夠得到用以正常操作記憶體的充分閘耦合率。因此，不需要像在習知非揮發性記憶體製程中形成傾斜的浮置閘極，且因此不會遭遇到難以控制浮置閘極的蝕刻製程的問題，就能夠將介於兩相對浮置閘極之間的隔離結構的寬度縮小至等於或小於閘間介電層的兩倍厚度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2至圖8為根據本發明之實施例的一種非揮發性記憶體的製程，其中圖2為上視圖及沿A-A’線的剖面圖，圖3為上視圖及沿A-A’線的剖面圖，圖4為沿A-A’線的剖面圖，圖5為上視圖及沿A-A’線的剖面圖，圖6為沿A-A’線的剖面圖，圖7為上視圖及沿B-B’線的剖面圖，圖8為上視圖、沿A-A’線的剖面圖以及沿B-B’線的剖面圖，且圖8亦為根據本發明之實施例的一種浮置閘極結構與一種非揮發性記憶體。
請參照圖2，在半導體基底200上形成圖案化罩幕層202，圖案化罩幕層202中具有用以定義隔離溝渠的間隙203。半導體基底200例如是單晶矽晶圓。接著，以圖案化罩幕層202為罩幕，蝕刻基底200以在基底200中形成溝渠204，且以諸如氧化矽的絕緣材料填滿溝渠204與間隙203，以形成多個絕緣層206。形成絕緣層206的方法包括在基底200上形成填滿溝渠204與間隙203的絕緣材料層，且接著移除溝渠204與間隙203外的絕緣材料。
請參照圖3，在基底200上形成圖案化光阻層208，以覆蓋部分絕緣層206，且接著以圖案化光阻層208為罩幕，藉由蝕刻使暴露的絕緣層206b凹陷。圖案化光阻層208的形成方式使得未凹陷的絕緣層206a與凹陷的絕緣層206b交替排列。此處，在形成浮置閘極與在未凹陷的絕緣層206a的側壁上形成為導體間隙壁的選擇閘極的後續步驟中，絕緣層206b的凹陷使得導體間隙壁不會形成在凹陷 的絕緣層206b的側壁上。
請參照圖4，移除光阻層208與圖案化罩幕層202，使得未凹陷的絕緣層206a形成突出於基底200的第一隔離結構，且凹陷的絕緣層206b形成高度低於第一隔離結構206a的第二隔離結構。接著在暴露的基底200表面上形成穿隧層210。穿隧層210可以是氧化層，在電容電壓測量中，穿隧層210通常具有6-9奈米的厚度，較佳為約8奈米。
請參照圖5，在第一隔離結構206a的側壁上形成多個導體間隙壁柱212。導體間隙壁柱212的形成方法例如是在基底200上沉積共形導體層(未繪示)且進行非等向蝕刻以移除在第一與第二隔離結構206a、206b上的部分共形導體層。
請參照圖6，在基底200上形成諸如氧氮氧(ONO)複合層的閘間介電層214，以覆蓋導體間隙壁柱212。當閘間介電層214為氧氮氧複合層時，在電容電壓測量中，閘間介電層214的厚度可能在9-15奈米的範圍內，且通常為約12奈米。
請參照圖7，在基底200上形成圖案化光阻層216，且暴露在導體間隙壁柱212的部分212’上的閘間介電層214，其中導體間隙壁柱212的部分212’預定形成選擇閘極。接著，以光阻層216為罩幕，藉由非等向蝕刻218移除在導體間隙壁柱212的部分212’上的部分閘間介電層214，如此一來至少暴露每一部分212’的一部分，以連結稍後所形成的選擇線。其中由A-A’線所得的剖面圖與圖6 相同。
請參照圖8，移除光阻層216。藉由一般的膜沉積、微影以及非等向蝕刻在基底200上形成多個字元線220a與選擇線220b，且非等向蝕刻持續進行至將導體間隙壁柱212圖案化成多個浮置閘極212a與多個選擇閘極212b為止。每一字元線220a配置在一列浮置閘極212a上且藉由閘間介電層214與一列浮置閘極212a分離，選擇線220b配置在一列選擇閘極212b上且與一列選擇閘極212b接觸以電性連結。
此後，例如是使用任何已知製程形成埋入式源極線、分離的汲極區以及位元線。由於所屬領域具有通常知識者都熟知此製程步驟，因此在此不詳述說明。
請參照圖8，由於為導體間隙壁的浮置閘極212a的頂表面為傾斜的，因此面向字元線220a的頂表面的面積總是會大於其面向基底200的底表面的面積。因此，即使當閘間介電層214填滿兩相對浮置閘極212a的側壁之間的間隙，也能夠得到用以正常操作記憶體的充分閘耦合率。因此，不需要像在習知非揮發性記憶體製程中形成傾斜的浮置閘極，且因此不會遭遇到難以控制浮置閘極的蝕刻製程的問題，就能夠將介於兩相對浮置閘極212a之間的第二隔離結構206b的寬度縮小至等於或小於閘間介電層214的兩倍厚度，其中介於兩相對浮置閘極212a之間的第二隔離結構206b的寬度通常等於突出於基底200之第一隔離結構206a的寬度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
110‧‧‧穿隧層
120‧‧‧浮置閘極
128‧‧‧溝渠
130‧‧‧隔離結構
140‧‧‧層間介電層
150‧‧‧字元線
200‧‧‧基底
202‧‧‧圖案化罩幕層
203‧‧‧間隙
204‧‧‧溝渠
206‧‧‧絕緣層
206a‧‧‧絕緣層、第一隔離結構
206b‧‧‧絕緣層、第二隔離結構
208‧‧‧圖案化光阻層
210‧‧‧穿隧層
212‧‧‧導體間隙壁柱
212’‧‧‧部分
212a‧‧‧浮置閘極
212b‧‧‧選擇閘極
214‧‧‧閘間介電層
216‧‧‧圖案化光阻層
220a‧‧‧字元線
220b‧‧‧選擇線
圖1A至圖1C繪示為習知非揮發性記憶體的浮置閘極在元件線寬越來越小時的剖面形狀的演化。
圖2至圖8為根據本發明之實施例的一種非揮發性記憶體的製程，其中圖2為上視圖及沿A-A’線的剖面圖，圖3為上視圖及沿A-A’線的剖面圖，圖4為沿A-A’線的剖面圖，圖5為上視圖及沿A-A’線的剖面圖，圖6為沿A-A’線的剖面圖，圖7為上視圖及沿B-B’線的剖面圖，圖8為上視圖、沿A-A’線的剖面圖以及沿B-B’線的剖面圖，且圖8亦為根據本發明之實施例的一種浮置閘極結構與一種非揮發性記憶體。
200‧‧‧基底
206a‧‧‧絕緣層、第一隔離結構
206b‧‧‧絕緣層、第二隔離結構
210‧‧‧穿隧層
212a‧‧‧浮置閘極
212b‧‧‧選擇閘極
214‧‧‧閘間介電層
220a‧‧‧字元線
220b‧‧‧選擇線

Claims (6)

  1. 一種非揮發性記憶體，包括：基底；多個第一隔離結構，配置在所述基底中且突出於所述基底；多個浮置閘極，其為位在所述第一隔離結構的側壁上的第一導體間隙壁，其中所述第一隔離結構突出於所述基底；穿隧層，位在每一浮置閘極與所述基底之間；以及多個第二隔離結構，所述第二隔離結構的高度低於所述第一隔離結構的高度，其中所述浮置閘極在列方向與行方向上排列，每一所述第一與第二隔離結構在所述行方向上延伸，所述第一隔離結構與所述第二隔離結構在所述列方向上交替排列，以及每一第二隔離結構位在兩行浮置閘極之間，其中所述兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，更包括一列選擇閘極，所述一列選擇閘極為位在所述第一隔離結構的所述側壁上的第二導體間隙壁。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中所述非揮發性記憶體具有小於30奈米的關鍵尺寸。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其 中所述浮置閘極在列方向與行方向上排列，且每一所述第一隔離結構在所述行方向上延伸，更包括：多個字元線，每一字元線配置在一列浮置閘極上；以及閘間介電層，配置在每一浮置閘極與在所述浮置閘極上的所述字元線之間。
  5. 如申請專利範圍第4項所述之非揮發性記憶體，更包括多個第二隔離結構，所述第二隔離結構的高度低於所述第一隔離結構的高度且所述第二隔離結構在所述行方向上延伸，其中所述第一隔離結構與所述第二隔離結構在所述列方向上交替排列，每一第二隔離結構位在兩行浮置閘極之間，其中所述兩行浮置閘極分別位在兩相鄰的第一隔離結構的兩相對側壁上，以及每一所述第一與第二隔離結構的寬度等於或小於在所述浮置閘極上的所述閘間介電層的二倍厚度。
  6. 如申請專利範圍第4項所述之非揮發性記憶體，更包括：一列選擇閘極，其為位在所述第一隔離結構的所述側壁上的第二導體間隙壁，其中所述第一隔離結構突出於所述基底；以及選擇線，配置在所述一列選擇閘極上且接觸所述一列選擇閘極。
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