JP4653533B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4653533B2 JP4653533B2 JP2005086341A JP2005086341A JP4653533B2 JP 4653533 B2 JP4653533 B2 JP 4653533B2 JP 2005086341 A JP2005086341 A JP 2005086341A JP 2005086341 A JP2005086341 A JP 2005086341A JP 4653533 B2 JP4653533 B2 JP 4653533B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate structure
- insulating film
- film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B11/00—Main component parts of lifts in, or associated with, buildings or other structures
- B66B11/02—Cages, i.e. cars
- B66B11/0226—Constructional features, e.g. walls assembly, decorative panels, comfort equipment, thermal or sound insulation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B11/00—Main component parts of lifts in, or associated with, buildings or other structures
- B66B11/04—Driving gear ; Details thereof, e.g. seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Description
図1は、本発明の第1の実施形態に係る半導体装置(NAND型フラッシュメモリ)の基本構成を示した等価回路図である。図2は、本実施形態に係るNAND型フラッシュメモリの概略構成を模式的に示した平面図である(ただし、ビットラインは図示していない)。
図9及び図10は、本発明の第2の実施形態に係る半導体装置(NAND型フラッシュメモリ)の製造方法を模式的に示した断面図である。なお、等価回路図及び平面図については、第1の実施形態で示した図1及び図2と同様である。また、基本的な構成及び製造方法についても第1の実施形態と同様であるため、第1の実施形態で説明した事項については省略する。
図11〜図13は、本発明の第3の実施形態に係る半導体装置(NAND型フラッシュメモリ)の製造方法を模式的に示した断面図である。なお、等価回路図及び平面図については、第1の実施形態で示した図1及び図2と同様である。また、基本的な構成及び製造方法についても第1の実施形態と同様であるため、第1の実施形態で説明した事項については省略する。
SG1、SG2…選択ゲートライン
CG1〜CG8…コントロールゲートライン
BC…ビットラインコンタクト BL1、BL2…ビットライン
11…シリコン基板 12…トンネル絶縁膜
13…フローティングゲート電極膜 14…電極間絶縁膜
15…コントロールゲート電極膜 16…ストッパー膜
17…素子分離絶縁膜 18…ゲート電極
21a、21b、21c…不純物拡散層
22…層間絶縁膜 22a、22b、22c…絶縁部
23…レジストパターン 24…穴 25…導電膜
31…ゲート絶縁膜
41…側壁絶縁膜 42…空隙 43…層間絶縁膜
101…メモリセルゲート構造
102a、102b…ダミーゲート構造
103…選択ゲート構造
Claims (5)
- 半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を有するメモリセルゲート構造と、
前記半導体基板上に形成された第3のゲート絶縁膜と、第1の電極部分と第2の電極部分と前記第1の電極部分と第2の電極部分との間の第3の電極部分とを含む第3のゲート電極とを有し、前記第1の電極部分及び第2の電極部分が前記第3のゲート絶縁膜上に形成されている選択ゲート構造と、
前記半導体基板の表面領域であって、前記メモリセルゲート構造と前記選択ゲート構造の第1の電極部分との間の領域に対応した領域に形成された第1の不純物拡散層と、
前記半導体基板の表面領域であって、前記選択ゲート構造の前記第1の電極部分と第2の電極部分との間の領域に対応した領域に形成された第2の不純物拡散層と、
前記メモリセルゲート構造と前記選択ゲート構造との間に形成された第1の絶縁部と、
前記第1の電極部分と前記第2の電極部分との間に設けられ且つ前記第3の電極部分と前記第2の不純物拡散層との間に介在し、前記第1の絶縁部と同じ材質であり且つ上面の高さが前記第1の絶縁部の上面の高さよりも低い第2の絶縁部と、
を備えたことを特徴とする半導体装置。 - 前記メモリセルゲート構造、前記第1の電極部分及び前記第2の電極部分は、前記メモリセルゲート構造及び選択ゲート構造のゲート長方向に同一ピッチで配置されている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1のゲート絶縁膜と前記第3のゲート絶縁膜とは、膜厚及び材料の少なくとも一方が異なる
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1のゲート絶縁膜と前記第3のゲート絶縁膜とは、膜厚及び材料ともに同じである
ことを特徴とする請求項1に記載の半導体装置。 - 半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極膜と、前記第1のゲート電極膜上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極膜と、をそれぞれが有するメモリセルゲート構造と第1のダミーゲート構造と第2のダミーゲート構造とを形成する工程と、
前記半導体基板の表面領域であって前記メモリセルゲート構造と前記第1のダミーゲート構造との間の領域に対応した領域に第1の不純物拡散層を形成し、前記半導体基板の表面領域であって前記第1のダミーゲート構造と前記第2のダミーゲート構造との間の領域に対応した領域に第2の不純物拡散層を形成する工程と、
前記メモリセルゲート構造と前記第1のダミーゲート構造との間に第1の絶縁部を形成するとともに、前記第1のダミーゲート構造と前記第2のダミーゲート構造との間に第2の絶縁部を形成する工程と、
前記第1及び第2のダミーゲート構造の少なくとも第2のゲート電極膜及び第2のゲート絶縁膜を除去して穴を形成するとともに、前記第2の絶縁部の高さを低くする工程と、
前記穴内に導電膜を形成して、前記導電膜と前記第2の不純物拡散層との間に前記高さの低くなった第2の絶縁部が介在した選択ゲート構造を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005086341A JP4653533B2 (ja) | 2005-03-24 | 2005-03-24 | 半導体装置及びその製造方法 |
US11/347,375 US7825453B2 (en) | 2005-03-24 | 2006-02-06 | Semiconductor device and method for manufacturing the same |
KR1020060026527A KR100724036B1 (ko) | 2005-03-24 | 2006-03-23 | 반도체 장치 및 그 제조 방법 |
US12/713,414 US8017478B2 (en) | 2005-03-24 | 2010-02-26 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005086341A JP4653533B2 (ja) | 2005-03-24 | 2005-03-24 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006269788A JP2006269788A (ja) | 2006-10-05 |
JP4653533B2 true JP4653533B2 (ja) | 2011-03-16 |
Family
ID=37034339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005086341A Expired - Fee Related JP4653533B2 (ja) | 2005-03-24 | 2005-03-24 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7825453B2 (ja) |
JP (1) | JP4653533B2 (ja) |
KR (1) | KR100724036B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008130897A (ja) * | 2006-11-22 | 2008-06-05 | Toshiba Corp | 集積回路のパターンレイアウト |
JP2009010011A (ja) * | 2007-06-26 | 2009-01-15 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2009032735A (ja) * | 2007-07-24 | 2009-02-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US20100146239A1 (en) * | 2008-12-08 | 2010-06-10 | Infinite Memories Ltd. | Continuous address space in non-volatile-memories (nvm) using efficient embedded management of array deficiencies |
US8101477B1 (en) | 2010-09-28 | 2012-01-24 | Infineon Technologies Ag | Method for making semiconductor device |
CN104752408B (zh) * | 2013-12-31 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 用于测量电路器件中接触孔和栅极套准精度的测试结构 |
JP6620046B2 (ja) * | 2016-03-15 | 2019-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0864788A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置およびデータ書き込み方法 |
JPH1174369A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
JP2003051557A (ja) * | 2001-08-07 | 2003-02-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2004356491A (ja) * | 2003-05-30 | 2004-12-16 | Toshiba Corp | 半導体装置とその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3583579B2 (ja) * | 1997-06-06 | 2004-11-04 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP3829088B2 (ja) * | 2001-03-29 | 2006-10-04 | 株式会社東芝 | 半導体記憶装置 |
US6853029B2 (en) | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
US6995414B2 (en) * | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
JP2004241558A (ja) * | 2003-02-05 | 2004-08-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム |
US7524719B2 (en) * | 2006-08-31 | 2009-04-28 | Freescale Semiconductor, Inc. | Method of making self-aligned split gate memory cell |
-
2005
- 2005-03-24 JP JP2005086341A patent/JP4653533B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-06 US US11/347,375 patent/US7825453B2/en not_active Expired - Fee Related
- 2006-03-23 KR KR1020060026527A patent/KR100724036B1/ko not_active IP Right Cessation
-
2010
- 2010-02-26 US US12/713,414 patent/US8017478B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0864788A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置およびデータ書き込み方法 |
JPH1174369A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
JP2003051557A (ja) * | 2001-08-07 | 2003-02-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2004356491A (ja) * | 2003-05-30 | 2004-12-16 | Toshiba Corp | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060214211A1 (en) | 2006-09-28 |
KR20060103183A (ko) | 2006-09-28 |
US7825453B2 (en) | 2010-11-02 |
KR100724036B1 (ko) | 2007-06-04 |
US20100151641A1 (en) | 2010-06-17 |
JP2006269788A (ja) | 2006-10-05 |
US8017478B2 (en) | 2011-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4921723B2 (ja) | 半導体装置の製造方法 | |
JP3854247B2 (ja) | 不揮発性半導体記憶装置 | |
JP4653533B2 (ja) | 半導体装置及びその製造方法 | |
JP2009267208A (ja) | 半導体装置及びその製造方法 | |
US7592221B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JP4886801B2 (ja) | 半導体装置の製造方法 | |
JP4799189B2 (ja) | 半導体装置の製造方法 | |
JP2010087159A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
KR100784081B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 | |
WO2017026275A1 (ja) | 半導体集積回路装置の製造方法、および半導体集積回路装置 | |
US20120025293A1 (en) | Semiconductor memory device having a floating gate and a control gate and method of manufacturing the same | |
JP4823248B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2006032489A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP4435102B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2007141962A (ja) | 半導体記憶装置及びその製造方法 | |
JP2006310390A (ja) | 半導体装置 | |
US20130049094A1 (en) | Non-volatile memory device and method for fabricating the same | |
JP2015056478A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2014053436A (ja) | 半導体記憶装置の製造方法 | |
JP2009253037A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2008205040A (ja) | 半導体記憶装置 | |
KR100944665B1 (ko) | 노아 플래시 메모리 소자 및 그 제조방법 | |
JP5175889B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
KR20100079382A (ko) | 플래시 메모리 소자 및 그 제조방법 | |
JP2008192890A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100331 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101101 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101217 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |