JP5175889B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
前記第2の層間絶縁層をエッチングして、前記ドレインコンタクトプラグに貫通するビアコンタクトホールと、前記シャント領域の前記第2の層間絶縁層上に前記ローカルインターコネクトに直交交差して貫通するビアコンタクト溝を形成する工程と、前記ビアコンタクトホールおよび前記ビアコンタクト溝に導電性材料を埋め込んでドレインビアプラグおよびライン状のソース給電用ビアを形成する工程と、を有し、前記シャント領域の前記第2の方向では、前記ソース拡散層は前記ローカルインターコネクトを介して前記ソース給電用ビアと電気的に接続され、前記ドレイン拡散層は前記ソース給電用ビアとは電気的に接続されないことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
まず、半導体基板19の主表面にトンネル絶縁膜32である第1の酸化シリコン層が形成され、後にメモリセルのフローティングゲート電極20の一部となる第1の多結晶シリコン層33が堆積される。さらに、第1のマスク材として第1の窒化シリコン層34および第2の酸化シリコン層が順次形成される。
メモリセルのゲート電極は、フローティングゲート電極20およびコントロールゲート電極21の2層構造を有し、コントロールゲート電極21は、WL方向に沿ってメモリセル間で共通に接続されワード線41(WL)として機能する。ワード線41は、素子形成領域35および素子分離領域31を横断するように形成される。
ドレインコンタクトプラグ15およびローカルインターコネクト16は、メモリセルのゲート電極に対してセルフアラインで形成される。
ビアコンタクト層10にはドレインビアプラグ17およびソース給電用ビア18が形成され、上層配線層62にはビット線24およびソース線63が形成される。ドレインビアプラグ17およびソース給電用ビア18は、上層配線のビット線24およびソース線63と、ドレインコンタクトプラグ15およびローカルインターコネクト16とをそれぞれ電気的に接続する。図6(a)では、上層配線に隠れてしまうため、ドレインビアプラグ17およびソース給電用ビア18は破線で示した。
11a〜11d メモリセル
12 メモリセル列
13a、13b メモリセル領域
14 シャント領域
15 ドレインコンタクトプラグ
16 ローカルインターコネクト
17 ドレインビアプラグ
18 ソース給電用ビア
19 半導体基板
20 フローティングゲート電極
21 コントロールゲート電極
22 ドレイン拡散層
23 ソース拡散層
24 ビット線
25 接合部分(SSC)
30 pウェル領域
41 ワード線
63 ソース線
Claims (4)
- 半導体基板表面に形成された複数のメモリセルと、
前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第2の方向に沿って配置された複数の第1のメモリセル列と、
それぞれの前記複数の第1のメモリセル列が前記第2の方向と直交する第1の方向に沿って繰り返し配置された第2のメモリセル列と、
前記第2のメモリセル列が複数個配置されているメモリセル領域と、
前記第1の方向に沿って配置された2つの前記メモリセル領域に挟まれたシャント領域と、
前記メモリセル領域に配置され、下端が前記複数のメモリセルのドレイン拡散層に電気的に接続されるよう形成されたドレインコンタクトプラグと、
前記メモリセル領域および前記シャント領域を横断して前記第1の方向に延設され、下端が前記複数の第1のメモリセル列に属する前記複数のメモリセルの前記ソース拡散層に共通に電気的に接続されるよう形成されたライン状のローカルインターコネクトと、
前記メモリセル領域に配置され、下端が前記ドレインコンタクトプラグの上端に電気的に接続されるよう形成されたドレインビアプラグと、
前記シャント領域の前記第2の方向に延設され、前記インターコネクトと直交交差する部分で下端が前記ローカルインターコネクトの上端と電気的に接続されるよう形成されたライン状のソース給電用ビアと、
を有し、
前記ドレインビアプラグと前記ソース給電用ビアは同じ層に配置され、
前記ドレインビアプラグおよび前記ソース給電用ビアは、前記第1の方向の繰り返しピッチが同じであり、
前記シャント領域の前記第2の方向では、前記ソース拡散層は前記ローカルインターコネクトを介して前記ソース給電用ビアと電気的に接続され、前記ドレイン拡散層は前記ソース給電用ビアとは電気的に接続されない
ことを特徴とする不揮発性半導体記憶装置。 - 前記ドレインコンタクトプラグおよび前記ローカルインターコネクトは、前記ドレイン拡散層または前記ソース拡散層に接する下端の前記第2の方向における幅が上端の前記第2の方向における幅より狭く形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 半導体基板表面に形成された複数のメモリセルと、
前記複数のメモリセルがソース拡散層またはドレイン拡散層をそれぞれ共有されるように、第2の方向に沿って配置された複数の第1のメモリセル列と、
それぞれの前記複数の第1のメモリセル列が前記第2の方向と直交する第1の方向に沿って繰り返し配置された第2のメモリセル列と、
前記第2のメモリセル列が配置されているメモリセル領域と、
前記第1の方向に沿って配置された2つの前記メモリセル領域に挟まれたシャント領域と、を備えた不揮発性半導体記憶装置の製造方法であって、
前記複数のメモリセルのゲート電極を埋め込むように第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層をエッチングして、前記複数のメモリセルのドレイン拡散層に貫通するコンタクトホールと、前記ソース拡散層に共通に貫通するローカルインターコネクト溝を形成する工程と、
前記コンタクトホールおよび前記ローカルインターコネクト溝に導電性材料を埋め込んでドレインコンタクトプラグおよびローカルインターコネクトを形成する工程と、
前記ドレインコンタクトプラグおよび前記ローカルインターコネクトを覆うように第2の層間絶縁層を形成する工程と、
前記第2の層間絶縁層をエッチングして、前記ドレインコンタクトプラグに貫通するビアコンタクトホールと、前記シャント領域の前記第2の層間絶縁層上に前記ローカルインターコネクトに直交交差して貫通するビアコンタクト溝を形成する工程と、
前記ビアコンタクトホールおよび前記ビアコンタクト溝に導電性材料を埋め込んでドレインビアプラグおよびライン状のソース給電用ビアを形成する工程と、
を有し、
前記シャント領域の前記第2の方向では、前記ソース拡散層は前記ローカルインターコネクトを介して前記ソース給電用ビアと電気的に接続され、前記ドレイン拡散層は前記ソース給電用ビアとは電気的に接続されない
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ドレインコンタクトプラグおよび前記ローカルインターコネクトは、前記メモリセルのゲート電極に対してセルフアラインで形成されることを特徴とする請求項3に記載の不揮発性半導体記憶装置の製造方法。
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