JP2011054658A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2011054658A JP2011054658A JP2009200425A JP2009200425A JP2011054658A JP 2011054658 A JP2011054658 A JP 2011054658A JP 2009200425 A JP2009200425 A JP 2009200425A JP 2009200425 A JP2009200425 A JP 2009200425A JP 2011054658 A JP2011054658 A JP 2011054658A
- Authority
- JP
- Japan
- Prior art keywords
- active area
- semiconductor memory
- bit line
- memory device
- line contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置1において、シリコン基板の上層部分にSTIを形成し、シリコン基板の上層部分をY方向に延びる複数本のアクティブエリアAAに区画する。また、アクティブエリアAA上にビット線コンタクトCBを形成し、その下端部をアクティブエリアAAに接続する。このとき、ビット線コンタクトCBを千鳥状に配置する。そして、一のアクティブエリアAAにおけるビット線コンタクトCBが接続された部分6の上面よりも、この一のアクティブエリアAAの隣に配置された他のアクティブエリアAAの一部分であって、Y方向における位置が一のアクティブエリアAAの部分6と同じである部分7の上面を、下方に位置させる。
【選択図】図2
【解決手段】不揮発性半導体記憶装置1において、シリコン基板の上層部分にSTIを形成し、シリコン基板の上層部分をY方向に延びる複数本のアクティブエリアAAに区画する。また、アクティブエリアAA上にビット線コンタクトCBを形成し、その下端部をアクティブエリアAAに接続する。このとき、ビット線コンタクトCBを千鳥状に配置する。そして、一のアクティブエリアAAにおけるビット線コンタクトCBが接続された部分6の上面よりも、この一のアクティブエリアAAの隣に配置された他のアクティブエリアAAの一部分であって、Y方向における位置が一のアクティブエリアAAの部分6と同じである部分7の上面を、下方に位置させる。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置に関し、特に、NAND型の不揮発性半導体記憶装置に関する。
従来より、不揮発性半導体記憶装置として、NAND型の記憶装置が使用されている。NAND型の記憶装置においては、シリコン基板の上層部分を複数本のライン状の部分に区画し、このライン状の部分をアクティブエリアとして使用する。そして、各アクティブエリアに複数のメモリセルを形成し、複数のメモリセルの両側に一対のセレクトゲート電極を設けている。また、シリコン基板の上方にビット線及びソース線を設け、一対のセレクトゲート電極の両側に接続する。このとき、少なくともビット線は、コンタクトを介してアクティブエリアに接続されている。
ところが、NAND型の記憶装置の微細化が進むと、隣り合うコンタクト同士のショートマージンが低下するという問題がある。すなわち、製造プロセスのばらつきにより、コンタクトの位置がずれると、隣り合うアクティブエリアに接続された2本のコンタクト同士が短絡してしまう虞がある。このため、上方から見て、コンタクトを千鳥状に配列する技術が提案されている(例えば、特許文献1参照。)。
しかしながら、コンタクトを千鳥状に配列することによって、コンタクト同士のショートマージンは改善できるものの、コンタクトとアクティブエリアとの間のショートマージンを改善することはできない。すなわち、アクティブエリア同士の間隔を縮小化すると、あるアクティブエリアに接続されたコンタクトと、このアクティブエリアの隣に配置されたアクティブエリアとが短絡する虞が生じる。このため、NAND型記憶装置の微細化を図ると製品の歩留まりが低下してしまう。
本発明の目的は、コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を、第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリア上に設けられ、下端部が前記アクティブエリアに接続されたコンタクトと、を備え、隣り合う前記アクティブエリアにそれぞれ接続された2本のコンタクトの前記第1方向における位置は相互にずれており、それぞれの前記アクティブエリアは、前記コンタクトが接続された第1部分と、上面が前記第1部分の上面よりも低い第2部分と、を有し、一の前記アクティブエリアの前記第1部分は、前記一のアクティブエリアの隣に配置された他のアクティブエリアの前記第2部分の隣に配置されていることを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
第1の実施形態は、本発明の特徴部分を概略的に示す実施形態である。不揮発性半導体記憶装置の詳細な構成及び製造方法は、後述する第5の実施形態において詳しく説明する。
先ず、本発明の第1の実施形態について説明する。
第1の実施形態は、本発明の特徴部分を概略的に示す実施形態である。不揮発性半導体記憶装置の詳細な構成及び製造方法は、後述する第5の実施形態において詳しく説明する。
図1は、本実施形態に係る不揮発性半導体記憶装置を概略的に例示する平面図であり、
図2は、図1に示すA−A’線による断面図であり、
図3は、本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図3は図2に相当する断面を示している。また、図1〜図3においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図4〜図6についても同様である。
図2は、図1に示すA−A’線による断面図であり、
図3は、本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図3は図2に相当する断面を示している。また、図1〜図3においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図4〜図6についても同様である。
図1及び図2に示すように、本実施形態に係る不揮発性半導体記憶装置1(以下、単に「装置1」ともいう)は、NAND型フラッシュメモリである。装置1においては、シリコン基板が設けられており、このシリコン基板の上層部分に一方向に延びる複数本のSTI(shallow trench isolation:素子分離絶縁体、図示せず)が形成されている。そして、これらのSTIによって、シリコン基板の上層部分が複数本のアクティブエリアAAに区画されている。
なお、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。すなわち、シリコン基板の上面に平行な方向のうち、STI及びアクティブエリアAAが延びる方向をY方向とし、Y方向に対して直交する方向をX方向とする。また、シリコン基板の上面に対して垂直な方向をZ方向とする。
装置1においては、アクティブエリアAAに沿ってメモリストリングが構成されており、複数のメモリセルが直列に接続されている。また、シリコン基板の上方であって、メモリストリングに属する複数のメモリセル群の両側には、一対のセレクトゲート電極SGが設けられている。メモリストリングは、Y方向に延びるビット線(図示せず)に接続されたビット線コンタクトCBとX方向に延びるソース線(図示せず)との間に接続されている。
ビット線は、アクティブエリアAAの直上域に配置されており、各ビット線はビット線コンタクトCBを介して各アクティブエリアAAに接続されている。すなわち、各ビット線コンタクトCBは各アクティブエリアAA上に配置されており、下端部がアクティブエリアAAに接続され、上端部がビット線に接続されている。ビット線コンタクトCBの形状は例えば円柱状であり、例えば下端部が他の部分よりも細くなっている。
ビット線コンタクトCBは、アクティブエリアAAのうち、相互に異なるメモリストリングに属する2本のセレクトゲート電極SGの間に位置する部分に接続されている。また、上方(Z方向)から見て、ビット線コンタクトCBは千鳥状に配列されている。すなわち、隣り合うアクティブエリアAAにそれぞれ接続された2本のビット線コンタクトCBのY方向における位置は相互にずれている。
なお、設計では、ビット線コンタクトCBの中心軸はアクティブエリアAAの中心線上に位置させるが、実際に装置1を製造する際には、製造プロセスのばらつきにより、ビット線コンタクトCBの中心軸がアクティブエリアAAの中心線上からずれてしまう場合がある。
そして、装置1においては、あるアクティブエリアAAにおけるビット線コンタクトCBが接続された部分6の上面よりも、このアクティブエリアAAの隣に配置された他のアクティブエリアAAの一部分であって、Y方向における位置があるアクティブエリアAAの部分6と同じである部分7の上面の方が、下方、すなわち、シリコン基板側に位置している。すなわち、部分7は、部分6に対して掘り込まれている。部分6はビット線コンタクトCBの直下域を含む部分であるため、上方から見て、ビット線コンタクトCBと同様に千鳥状に配列されている。言い換えれば、それぞれのアクティブエリアAAは、ビット線コンタクトCBが接続された部分6と、上面が部分6の上面よりも低い部分7とを有しており、一のアクティブエリアAAの部分6は、一のアクティブエリアAAの隣に配置された他のアクティブエリアAAの部分7の隣に配置されている、と言える。また、本実施形態においては、例えば、アクティブエリアAAにおける相互に異なるメモリストリングに属する2本のセレクトゲート電極SGの間に位置する部分のうち、部分6を除く部分が部分7となっている。従って、部分7は部分6を補うように千鳥状に配列されている。
ここで、部分6はアクティブエリアAAの一部領域であり、ビット線コンタクトCBが接続された部分に加えて、Y方向に所定の長さを有する領域である。この所定の長さは、少なくとも、ビット線コンタクトCBの形成時にY方向において合わせズレが生じても、ビット線コンタクトCBが部分6の上面に接触するような長さであることが好ましい。
また、部分6及び部分7は千鳥状に配列されているため、各アクティブエリアAAにおいて、部分6及び部分7はY方向に沿っても配列されている。更に、X方向において隣接する各アクティブエリアAAにおいて、部分6と部分7とは相互に接している。
次に、本実施形態の作用効果について説明する。
上述の如く、本実施形態に係る装置1においては、アクティブエリアAAにおけるビット線コンタクトCBが接続された部分6の上面に対して、この部分6のX方向両側に位置する部分7の上面が窪んでいる。このため、部分6に接続されたビット線コンタクトCBとその隣の部分7との最短距離L1が大きい。これにより、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することができる。また、ビット線コンタクトCBを大径化することができるため、ビット線コンタクトCBとアクティブエリアAAとの間のコンタクト抵抗を低減することができる。更に、部分7の上部における幅、すなわち、X方向における長さは、部分6の上部における幅とほぼ同じである。従って、セル電流が主として流れるアクティブエリアAAの上部の断面積は、部分6と部分7とでほぼ同じである。このため、部分7が形成されることにより、アクティブエリアAAを流れるセル電流が減少することはない。
上述の如く、本実施形態に係る装置1においては、アクティブエリアAAにおけるビット線コンタクトCBが接続された部分6の上面に対して、この部分6のX方向両側に位置する部分7の上面が窪んでいる。このため、部分6に接続されたビット線コンタクトCBとその隣の部分7との最短距離L1が大きい。これにより、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することができる。また、ビット線コンタクトCBを大径化することができるため、ビット線コンタクトCBとアクティブエリアAAとの間のコンタクト抵抗を低減することができる。更に、部分7の上部における幅、すなわち、X方向における長さは、部分6の上部における幅とほぼ同じである。従って、セル電流が主として流れるアクティブエリアAAの上部の断面積は、部分6と部分7とでほぼ同じである。このため、部分7が形成されることにより、アクティブエリアAAを流れるセル電流が減少することはない。
これに対して、図3に示すように、本実施形態の比較例に係る不揮発性半導体記憶装置101においては、アクティブエリアAAの上面全体が平坦である。このため、アクティブエリアAAの部分6に接続されたビット線コンタクトCBとその隣の部分7との間の最短距離L2は、装置1における最短距離L1よりも小さい。このため、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することが困難である。
ここで、図3に示す比較例において、ビット線コンタクトCBを細くすることにより、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを改善することも考えられる。しかし、この場合は、ビット線コンタクトCBとアクティブエリアAAとの間のコンタクト抵抗が増大してしまい、セル電流が減少してしまう。これに対して、本実施形態の装置1においては、ビット線コンタクトCBを細くすることなく、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することができる。
なお、部分7、すなわち、アクティブエリアAAにおける窪みが形成されている部分は、ビット線コンタクトCBが接続された部分6の少なくともX方向両側に設けられていればよい。従って、必ずしもセレクトゲート電極SGの間に位置する部分のうち、部分6を除く部分の全体に窪みが形成されている必要はない。
次に、本発明の第2の実施形態について説明する。
図4は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図4は、前述の第1の実施形態における図2に相当する断面を示している。
図4に示すように、本実施形態に係る不揮発性半導体記憶装置2(以下、単に「装置2」ともいう)は、前述の第1の実施形態に係る装置1(図1参照)と比較して、アクティブエリアAAの部分7において、上面とX方向に向いた側面との間の角部8が丸められている点が異なっている。すなわち、部分7の角部8の曲率半径rは、部分6の角部の曲率半径よりも大きい。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
図4は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図4は、前述の第1の実施形態における図2に相当する断面を示している。
図4に示すように、本実施形態に係る不揮発性半導体記憶装置2(以下、単に「装置2」ともいう)は、前述の第1の実施形態に係る装置1(図1参照)と比較して、アクティブエリアAAの部分7において、上面とX方向に向いた側面との間の角部8が丸められている点が異なっている。すなわち、部分7の角部8の曲率半径rは、部分6の角部の曲率半径よりも大きい。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
本実施形態によれば、装置2においては、部分7の角部8が丸められているため、装置2におけるビット線コンタクトCBとその隣の部分7との間の最短距離L3は、装置1における最短距離L1よりも大きい。本実施形態における上記以外の作用効果は、前述の第1の実施形態と同様である。
本実施形態によれば、装置2においては、部分7の角部8が丸められているため、装置2におけるビット線コンタクトCBとその隣の部分7との間の最短距離L3は、装置1における最短距離L1よりも大きい。本実施形態における上記以外の作用効果は、前述の第1の実施形態と同様である。
次に、本発明の第3の実施形態について説明する。
図5は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図5に示すように、本実施形態に係る不揮発性半導体記憶装置3(以下、単に「装置3」ともいう)は、前述の第1の実施形態に係る装置1(図1参照)と比較して、ビット線コンタクトCBの配置が異なっている。このため、ビット線コンタクトCBの直下域に位置する部分6の配置も異なっている。従って、部分7の配置も装置1とは異なっている。
図5は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図5に示すように、本実施形態に係る不揮発性半導体記憶装置3(以下、単に「装置3」ともいう)は、前述の第1の実施形態に係る装置1(図1参照)と比較して、ビット線コンタクトCBの配置が異なっている。このため、ビット線コンタクトCBの直下域に位置する部分6の配置も異なっている。従って、部分7の配置も装置1とは異なっている。
より具体的には、本実施形態においても、前述の第1の実施形態と同様に、ビット線コンタクトCBは、相互に異なるメモリストリングに属する2本のセレクトゲート電極SGの間に配置されているが、本実施形態においては、そのY方向における位置が、一方のセレクトゲート電極SG側の位置P1、中間の位置P2、他方のセレクトゲート電極SG側の位置P3の3ヶ所ある。そして、X方向に沿って、位置P1、P2、P3、P2、P1、P2、P3、・・・の順に位置P1と位置P3との間を往復するように配置されている。
本実施形態によれば、位置P1及びP3において、ビット線コンタクトCB同士のX方向における距離をより大きくすることができる。この結果、ビット線コンタクトCB間のショートマージンを大きくとることができる。本実施形態における上記以外の構成及び作用効果は、前述の第1の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
図6は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図6に示すように、本実施形態に係る不揮発性半導体記憶装置4(以下、単に「装置4」ともいう)は、前述の第3の実施形態に係る装置3(図5参照)と比較して、ビット線コンタクトCBの配列が異なっている。すなわち、ビット線コンタクトCBは、X方向に沿って、位置P1、P2、P3、P1、P2、P3、・・・の順に繰り返し配列されている。本実施形態によれば、位置P1及びP3の他に、位置P2においても、ビット線コンタクトCB同士の距離を大きくすることができる。本実施形態における上記以外の構成及び作用効果は、前述の第3の実施形態と同様である。
図6は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図6に示すように、本実施形態に係る不揮発性半導体記憶装置4(以下、単に「装置4」ともいう)は、前述の第3の実施形態に係る装置3(図5参照)と比較して、ビット線コンタクトCBの配列が異なっている。すなわち、ビット線コンタクトCBは、X方向に沿って、位置P1、P2、P3、P1、P2、P3、・・・の順に繰り返し配列されている。本実施形態によれば、位置P1及びP3の他に、位置P2においても、ビット線コンタクトCB同士の距離を大きくすることができる。本実施形態における上記以外の構成及び作用効果は、前述の第3の実施形態と同様である。
次に、本発明の第5の実施形態について説明する。
本実施形態は、前述の第1の実施形態をより具体的に示す実施形態である。
本実施形態に係る不揮発性半導体記憶装置は、例えば、NANDフラッシュEEPROM(erasable programmable ROM)である。
図7は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図8は、図7に示すB−B’線による断面図であり、
図9は、図7に示すC−C’線による断面図であり、
図10は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
本実施形態は、前述の第1の実施形態をより具体的に示す実施形態である。
本実施形態に係る不揮発性半導体記憶装置は、例えば、NANDフラッシュEEPROM(erasable programmable ROM)である。
図7は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図8は、図7に示すB−B’線による断面図であり、
図9は、図7に示すC−C’線による断面図であり、
図10は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
図7〜図9に示すように、本実施形態に係る不揮発性半導体記憶装置5(以下、単に「装置5」ともいう)においては、導電型がp型のシリコン基板11が設けられており、シリコン基板11中にはn型ウェル(図示せず)が形成されており、n型ウェルの上部にはp型ウェル(図示せず)が形成されている。上方(Z方向)から見て、p型ウェルはn型ウェルの内部に配置されている。そして、p型ウェルの内部には、複数のメモリストリング領域RmsがY方向に沿って相互に離隔して設定されており、メモリストリング領域Rms間の領域は、1つおきに、ビット線コンタクト領域Rbc又はソース線コンタクト領域Rscとなっている。また、p型ウェルの上層部分には、複数のメモリストリング領域Rmsを繋ぐように、Y方向に延びる複数本のSTI(素子分離絶縁体)13が形成されており、シリコン基板11の上層部分はSTI13によって複数本のアクティブエリアAAに区画されている。
メモリストリング領域Rmsにおいては、シリコン基板11上にシリコン酸化物からなるトンネル絶縁膜14が形成されており、その上には、X方向に延びる複数本の積層体21が形成されている。また、この複数本の積層体21からなる組の両側には、X方向に延びる積層体22がそれぞれ1本ずつ形成されている。積層体21及び22は、複数本のアクティブエリアAAを跨ぐように配置されている。更に、シリコン基板11の最上層部分における積層体21及び22の直下域を除く領域には、例えばヒ素が導入されたn型拡散層23が形成されている。
各積層体21においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなるフローティングゲート電極FGが設けられている。フローティングゲート電極FGはアクティブエリアAA毎にX方向に沿って分断されている。また、積層体21においては、フローティングゲート電極FGを覆うように、シリコン酸化物からなる絶縁膜17が設けられており、その上には、導電性材料、例えば不純物が導入されたポリシリコンからなるコントロールゲート電極CGが設けられ、ワード線WLを構成している。コントロールゲート電極CGはX方向に延びるライン状に設けられている。コントロールゲート電極CGの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層32が形成されている。
一方、各積層体22においては、X方向に延びるセレクトゲート電極SGが設けられている。セレクトゲート電極SGは、アクティブエリアAAの直上域において、フローティングゲート電極FGを形成するポリシリコンとコントロールゲート電極CGを形成するポリシリコンとが絶縁膜17の開口部15を介して一体化して形成されている。また、セレクトゲート電極SGの上部には、シリサイド層32が形成されている。
ビット線コンタクト領域Rbcにおいては、各アクティブエリアAAに部分6と部分7が設けられており、部分7及びその周囲のSTI13には、凹部26が形成されている。これにより、部分7の上面は、部分6の上面よりも下方に位置している。また、X方向において隣り合うアクティブエリアAAにおいて、部分6と部分7とは互い違いに配置されている。これにより、あるアクティブエリアAAの部分6から見てX方向の両隣には、隣のアクティブエリアAAの部分7が配置されている。更に、アクティブエリアAAの最上層部分には、導電型がアクティブエリアの導電型とは異なる不純物拡散領域として、例えばヒ素が導入されたn+型拡散層28が形成されている。各アクティブエリアAAにおいて、部分6と部分7とはY方向において隣接するように配置されている。また、n+型拡散層28は、各アクティブエリアAAにおいて部分6及び部分7に連続して形成されている。そして、n+型拡散層28における部分7に形成された部分の不純物濃度は、部分6に形成された部分の不純物濃度よりも低い。なお、「不純物濃度」とは、その部分の電気伝導に寄与する実効的な不純物濃度を意味する。
ソース線コンタクト領域Rscにおいても、アクティブエリアAAの最上層部分には、例えばヒ素が導入されてn+型拡散層28が形成されている。また、シリコン基板11上には、導電性材料、例えば不純物が導入されたポリシリコンからなるソース線SLが形成されている。ソース線SLは、複数本のアクティブエリアAAを跨ぎ、これらのアクティブエリアAAに接触し、共通接続されている。
そして、メモリストリング領域Rms、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscの全面において、シリコン基板11上には、積層体21及び22を覆うように、例えばシリコン酸化物からなる層間絶縁膜33が設けられている。層間絶縁膜33内におけるアクティブエリアAAの部分6の直上域の一部には、例えばタングステンからなるビット線コンタクトCBが埋め込まれている。各ビット線コンタクトCBの下端は各部分6に接続されている。上方から見て、ビット線コンタクトCBは千鳥状に配置されている。層間絶縁膜33上であって、アクティブエリアAAの直上域を含む領域には、Y方向に延びるビット線BLが設けられている。各ビット線BLは各ビット線コンタクトCBの上端に接続されている。層間絶縁膜33上には、ビット線BLを埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜35が設けられている。なお、図7においては、図示の便宜上、層間絶縁膜35、層間絶縁膜33及びトンネル絶縁膜14は、図示が省略されている。
装置5においては、ビット線コンタクト領域Rbcにおいて、ビット線BLがビット線コンタクトCBを介してアクティブエリアAAの部分6のn+型拡散層28に接続されている。一方、ソース線コンタクト領域Rscにおいては、ソース線SLが直接アクティブエリアAAのn+型拡散層28に接続されている。また、メモリストリング領域Rmsにおいては、コントロールゲート電極CGとアクティブエリアAAとの最近接部分毎に、メモリセルトランジスタMTが構成される。更に、セレクトゲート電極SGとアクティブエリアAAとの最近接部分には、選択トランジスタSTが構成される。これにより、図10に示すように、ビット線BLとソース線SLとの間には、アクティブエリアAA毎に、複数のメモリセルトランジスタMTが直列に接続され、その両側に選択トランジスタSTが接続されたメモリストリングMSが構成される。
また、各アクティブエリアAAにおいて部分6及び部分7がY方向に隣接して配置され、n+型拡散層28が連続的に形成されていることにより、同一のアクティブエリアAAに形成され相互に異なるメモリストリングMSに属する2つの選択トランジスタSTが電気的に接続されている。これにより、2本のメモリストリングMSで1つのビット線コンタクトCBを共有できる。そして、複数本のメモリストリングMSにより、メモリセルアレイMCAが構成される。
次に、本実施形態に係る不揮発性半導体記憶装置5の製造方法について説明する。
図11〜図24は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の(a)は工程平面図であり、各図の(b)は(a)に示すB−B’線による工程断面図であり、各図の(c)は(a)に示すC−C’線による工程断面図である。
なお、本実施形態の特徴はビット線コンタクト領域Rbcにあるため、図11〜図24においては、ビット線コンタクト領域Rbcとこれに隣接するメモリストリング領域Rmsの一部のみを示している。
図11〜図24は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の(a)は工程平面図であり、各図の(b)は(a)に示すB−B’線による工程断面図であり、各図の(c)は(a)に示すC−C’線による工程断面図である。
なお、本実施形態の特徴はビット線コンタクト領域Rbcにあるため、図11〜図24においては、ビット線コンタクト領域Rbcとこれに隣接するメモリストリング領域Rmsの一部のみを示している。
先ず、図11(a)〜(c)に示すように、シリコン基板11を用意する。例えば、シリコン基板11はp型のシリコンウェーハの一部である。シリコン基板11においては、複数のメモリストリング領域RmsがY方向に沿って相互に離隔して設定されている。メモリストリング領域Rms間の領域は、1つおきにビット線コンタクト領域Rbc又はソース線コンタクト領域Rsc(図7参照)となっている。
シリコン基板11中にn型ウェル(図示せず)を形成する。次に、n型ウェルの上部にp型ウェル(図示せず)を形成する。上述のメモリストリング領域Rms、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscは、1つのp型ウェルの内側に配置される。次に、例えばシリコン酸化物を堆積させて、トンネル絶縁膜14を形成する。トンネル絶縁膜14は、通常は絶縁性であるが装置5の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。次に、トンネル絶縁膜14上に、導電性材料、例えば、不純物を含有したポリシリコン膜を堆積させる。その後、ポリシリコン膜、トンネル絶縁膜14及びシリコン基板11を選択的にエッチングし、Y方向に延びるライン状のトレンチ12を複数本形成する。各トレンチ12は、複数のメモリストリング領域Rms並びにその間のビット線コンタクト領域Rbc及びソース線コンタクト領域Rscを通過するように形成する。
次に、トレンチ12の内部にシリコン酸化物を埋め込んで、STI13を形成する。シリコン基板11の上層部分におけるSTI13間の部分が、アクティブアリアAAとなる。すなわち、シリコン基板11の上層部分は、STI13によって、p型の単結晶シリコンからなり、Y方向に延び、相互に離隔した複数本のアクティブエリアAAに区画される。また、このとき、メモリストリング領域Rmsにおいて、アクティブエリアAAの直上域にフローティングゲート電極FGが形成される。
次に、フローティングゲート電極FGを覆うように、例えば、ONO膜からなる絶縁膜17を堆積させる。その後、絶縁膜17におけるセレクトゲート電極SG(図10参照)が形成される予定の領域に、開口部15を形成する。次に、ポリシリコン膜及びシリコン窒化膜をこの順に積層する。このとき、後で堆積させたポリシリコン膜は開口部15内にも埋め込まれ、先に堆積させたポリシリコン膜に接触する。次に、リソグラフィ技術により、シリコン窒化膜をX方向に延びる複数本のライン状に加工し、ストッパ膜16とする。その後、ストッパ膜16をマスクとしてドライエッチングを施し、上述のポリシリコン膜及びシリコン酸化膜をパターニングする。
これにより、メモリストリング領域RmsのY方向両端部以外の領域においては、トンネル絶縁膜14上に、ポリシリコンからなりX方向に沿って分断されたフローティングゲート電極FGを絶縁膜17が埋め込み、その上にポリシリコンからなるコントロールゲート電極CG及びストッパ膜16が設けられた積層体21が複数本形成される。各積層体21は複数本のアクティブエリアAAを跨いでX方向に延びている。また、メモリストリング領域RmsのY方向両端部、すなわち、Y方向に沿って配列された複数本の積層体21からなる組の両側には、一対の積層体22が形成される。積層体22の基本的な層構造は積層体21と同様であるが、フローティングゲート電極FGを形成するポリシリコン膜とコントロールゲート電極CGを形成するポリシリコン膜とが開口部15を介して接続されており、全体としてセレクトゲート電極SGとなっている。また、積層体22の幅は積層体21の幅よりも大きい。更に、ビット線コンタクト領域Rbcにおいては、フローティングゲート電極FG、絶縁膜17、コントロールゲート電極CG及びストッパ膜16がエッチングにより取り除かれている。
次に、積層体21及び22をマスクとして、シリコン基板11に対して例えばヒ素(As)等の不純物をイオン注入する。これにより、シリコン基板11の最上層部分における積層体21及び22の直下域を除く領域に、n型拡散層23が形成される。
次に、図12(a)〜(c)に示すように、全面に絶縁材料、例えばシリコン酸化物を堆積させて、シリコン酸化膜24を形成する。メモリストリング領域Rmsにおいては、シリコン酸化膜24は積層体21の相互間、及び、積層体21と積層体22との間に埋め込まれ、積層体22のビット線コンタクト領域Rbc側及びソース線コンタクト領域Rsc側の側面上にも形成される。ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscにおいては、シリコン酸化膜24はトンネル絶縁膜14の上面上に形成される。
次に、図13(a)〜(c)に示すように、異方性エッチング、例えば、RIE(reactive ion etching:反応性イオンエッチング)を施す。これにより、メモリストリング領域Rmsにおいては積層体21及び22の上面上からシリコン酸化膜24が除去される。また、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscにおいては、シリコン基板11上からシリコン酸化膜24及びトンネル絶縁膜14が除去され、アクティブエリアAA及びSTI13が露出する。
次に、図14(a)〜(c)に示すように、シリコン基板11、積層体21及び22の一部を覆うように、レジストマスク25を形成する。レジストマスク25は、本体部分25aと、本体部分25aからY方向に延出した複数本の延出部分25bとにより構成する。本体部分25aは、ソース線コンタクト領域Rsc全体と、メモリストリング領域Rmsにおける積層体22のビット線コンタクト領域Rbc側の端部を除く部分を覆うように形成する。延出部分25bは、ビット線コンタクト領域RbcにおいてアクティブエリアAAの部分6となる予定の領域を覆うように形成する。このとき、積層体22におけるビット線コンタクト領域Rbc側の部分、STI13、アクティブエリアAAにおける部分7となる予定の部分は、レジストマスク25によっては覆われず、露出する。
次に、図15(a)〜(c)に示すように、例えばRIEにより、異方性エッチングを行う。これにより、アクティブエリアAA及びSTI13におけるレジストマスク25、積層体22及びシリコン酸化膜24によって覆われていない部分が掘り込まれる。この結果、ビット線コンタクト領域Rbcにおいて、シリコン基板11の上面に凹部26が形成される。そして、アクティブエリアAAのうち、凹部26の底部に相当する部分が部分7となる。なお、掘り込み量の一例を挙げると、トレンチ12の深さが200nmである場合、凹部26の掘り込み量は、100nm以下、例えば50nm以下とする。
次に、図16(a)〜(c)に示すように、レジストマスク25を除去した後、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、メモリストリング領域Rmsに残留していたシリコン酸化膜24と一体化して、シリコン酸化膜27となる。シリコン酸化膜27は、ビット線コンタクト領域Rbcにおいて露出しているシリコン基板11を保護するために形成する。
次に、図17(a)〜(c)に示すように、シリコン酸化膜27越しに、ヒ素(As)をイオン注入する。これにより、ビット線コンタクト領域Rbc及びソース線コンタクト領域RscにおけるアクティブエリアAAの最上層部分に、n+型拡散層28が形成される。ここで、部分6においては、n型拡散層23とn+型拡散層28とが重ね打ちされることになる。他方、部分7においては、n+型拡散層28のみが打ち込まれる。この結果、不純物拡散層のうち、部分7に形成された部分の不純物濃度は、部分6に形成された部分の不純物濃度よりも低くなる。
次に、図18(a)〜(c)に示すように、全面にシリコン窒化膜29を形成する。シリコン窒化膜29は、不純物の拡散を防止すると共に、後の工程においてCMP(chemical mechanical polishing:化学的機械研磨)を施す際にストッパとして機能する。シリコン窒化膜29のうち、メモリストリング領域Rmsに形成された部分は、積層体21及び22を覆うようにほぼ平坦に形成され、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscに形成された部分は、メモリストリング領域Rmsに形成された部分に対して凹む。また、シリコン窒化膜29のうち、ビット線コンタクト領域Rbcにおいて凹部26を覆う部分は、凹部26の形状を反映して凹む。
次に、図19(a)〜(c)に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。その後、シリコン窒化膜29をストッパとしてCMPを施し、メモリストリング領域Rmsにおいて、シリコン窒化膜29上に堆積された絶縁材料を除去する。これにより、ビット線コンタクト領域Rbc及びソース線コンタクト領域Rscに層間絶縁部材30を埋め込む。
次に、図20(a)〜(c)に示すように、全面に対してエッチングを施す。このエッチングは、積層体21のコントロールゲート電極CG及び積層体22のセレクトゲート電極SGの上面が露出するまで行う。これにより、層間絶縁部材30、シリコン窒化膜29及びシリコン酸化膜27のうち、積層体21及び22の上面よりも上方に位置する部分が除去される。次に、シリサイド化処理を施し、コントロールゲート電極CGの上部及びセレクトゲート電極SGの上部にシリサイド層32を形成する。シリサイド層32は、例えば、コバルトシリサイド又はタングステンシリサイドにより形成する。
次に、図21(a)〜(c)に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。この絶縁材料は、シリコン酸化膜27及び層間絶縁部材30と一体化して、層間絶縁膜33となる。なお、シリコン窒化膜29の一部は層間絶縁膜33内に残留するが、図8及び図9においては図示を省略している。
次に、図22(a)〜(c)に示すように、層間絶縁膜33に複数のコンタクトホール34を形成する。コンタクトホール34は、アクティブエリアAAの部分6の直上域に千鳥状に形成し、部分6に到達させる。また、ソース線コンタクト領域Rscにおいても、同様のコンタクトホールを形成する。
次に、図23(a)〜(c)に示すように、コンタクトホール34内にプラグ材、例えば、タングステンを埋め込み、ビット線コンタクトCBを形成する。同様に、ソース線コンタクト領域のコンタクトホールにもタングステンを埋め込み、ソース線コンタクトを形成する。その後、ソース線を形成することにより、それぞれのソース線コンタクトはソース線により共通に電気的に接続される。
次に、図24(a)〜(c)に示すように、層間絶縁膜33上に複数本のビット線BLを形成する。ビット線BLは、アクティブエリアAAの直上域にY方向に延びるように形成し、ビット線コンタクトCBに接続させる。次に、層間絶縁膜33上に、ビット線BLを埋め込むようにシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜35を形成する。その後、シリコンウェーハをダイシングしてシリコン基板11に切り分ける。このようにして、本実施形態に係る不揮発性半導体記憶装置5が製造される。
本実施形態においても、ビット線コンタクト領域Rbcにおいて、アクティブエリアAAの部分7を掘り込むことにより、前述の第1の実施形態と同様に、アクティブエリアAAとビット線コンタクトCBとの間の最短距離を長くすることができる。これにより、アクティブエリアAAの配列周期を短くしても、ビット線コンタクトCBを細くすることなく、ビット線コンタクトCBとアクティブエリアAAとの間のショートマージンを確保することができる。また、ビット線コンタクトCBを大径化することができるため、ビット線コンタクトCBとアクティブエリアAAとの間のコンタクト抵抗を低減することができる。更に、リソグラフィ工程での合わせマージンを確保でき、ビット線コンタクトCBの径の縮小も抑えられるため、加工難度を低減させることができる。この結果、装置5の歩留まりが改善する。
また、本実施形態においては、図17(a)〜(c)に示す工程において、部分6に対してはn型拡散層23及びn+型拡散層28を重ねて形成し、部分7に対してはn+型拡散層28のみを形成している。これにより、ビット線コンタクトCBと部分6との接触抵抗を低減すると共に、書込動作時におけるビット線BLの電圧変調を防止することができる。
例えば、それぞれが1本のメモリストリングMSから構成される複数本のメモリユニットについて、図10に示すメモリユニットNU1のビット線コンタクトCBに3Vの電位を印加し、メモリユニットNU2のビット線コンタクトCBに0Vの電位を印加する場合を想定する。n+型拡散層28の底部からSTI13の底部までの距離は、部分7の方が部分6よりも短い。このため、仮に、部分6と部分7とで不純物拡散層の不純物濃度が同じであると、メモリユニットNU1とメモリユニットNU2の部分7との間で空乏層が繋がりやすくなり、メモリユニットNU1とメモリユニットNU2にそれぞれ接続されたビット線BL間において、変調が発生してしまう。
そこで、本実施形態においては、部分7における不純物拡散層の不純物濃度を部分6における不純物拡散層の不純物濃度よりも低くしている。これにより、部分7においてn+型拡散層28とシリコン基板11との界面からシリコン基板11側に形成される空乏層の幅を短くすることができる。つまり、空乏層の底部からSTI13の底部までの距離を長くして、メモリユニットNU1とメモリユニットNU2との間で、空乏層が繋がることを防止できる。このようにして、ビット線コンタクトCBと部分6との接触抵抗を下げつつ、書き込み動作時におけるビット線BLの電圧変調を防止することができる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、電荷蓄積部材が導電性材料からなるフローティングゲート電極型の記憶装置を示したが、本発明はこれに限定されず、電荷蓄積部材が絶縁性材料からなるチャージトラップ型の記憶装置、例えば、MONOS(metal-oxide-nitride-oxide-silicon)型の記憶装置であってもよい。
1、2、3、4、5 不揮発性半導体記憶装置、6、7 部分、8 角部、11 シリコン基板、12 トレンチ、13 STI、14 トンネル絶縁膜、15 開口部、16 ストッパ膜、17 絶縁膜、21、22 積層体、23 n型拡散層、24 シリコン酸化膜、25 レジストマスク、25a 本体部分、25b 延出部分、26 凹部、27 シリコン酸化膜、28 n+型拡散層、29 シリコン窒化膜、30 層間絶縁部材、32 シリサイド層、33 層間絶縁膜、34 コンタクトホール、35 層間絶縁膜、AA アクティブエリア、BL ビット線、CB ビット線コンタクト、CG コントロールゲート電極、FG フローティングゲート電極、L1、L2、L3 最短距離、MCA メモリセルアレイ、MS メモリストリング、MT メモリセルトランジスタ、NU1、NU2、NU3 メモリユニット、P1、P2、P3 位置、r 曲率半径、Rbc ビット線コンタクト領域、Rms メモリストリング領域、Rsc ソース線コンタクト領域、SG セレクトゲート電極、SL ソース線、ST 選択トランジスタ
Claims (5)
- 半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を、第1方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記アクティブエリア上に設けられ、下端部が前記アクティブエリアに接続されたコンタクトと、
を備え、
隣り合う前記アクティブエリアにそれぞれ接続された2本のコンタクトの前記第1方向における位置は相互にずれており、
それぞれの前記アクティブエリアは、
前記コンタクトが接続された第1部分と、
上面が前記第1部分の上面よりも低い第2部分と、
を有し、
一の前記アクティブエリアの前記第1部分は、前記一のアクティブエリアの隣に配置された他のアクティブエリアの前記第2部分の隣に配置されていることを特徴とする不揮発性半導体記憶装置。 - 前記第2部分の上面と側面との間の角部の曲率半径は、前記第1部分の上面と側面との間の角部の曲率半径よりも大きいことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記アクティブエリアの上部に形成され、導電型が前記アクティブエリアの導電型とは異なる不純物拡散層をさらに備え、
各前記アクティブエリアにおいて、前記第1部分と前記第2部分とは前記第1方向に沿って相互に接するように配置されており、前記不純物拡散層は、前記第1部分及び前記第2部分に連続して形成されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記不純物拡散層における前記第2部分に形成された部分の不純物濃度は、前記第1部分に形成された部分の不純物濃度よりも低いことを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 前記アクティブエリア上に設けられ、前記第1方向に対して交差した第2方向に延びる複数本のコントロールゲート電極と、
前記アクティブエリアと前記コントロールゲート電極との最近接部分毎に設けられた電荷蓄積部材と、
前記アクティブエリアと前記電荷蓄積部材との間に設けられたトンネル絶縁膜と、
前記アクティブエリア上であって、前記複数本のコントロールゲート電極からなる組の両側に配置され、前記第2方向に延びる一対のセレクトゲート電極と、
をさらに備え、
前記第1部分及び前記第2部分は、前記セレクトゲート電極から見て前記組の反対側に配置されていることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009200425A JP2011054658A (ja) | 2009-08-31 | 2009-08-31 | 不揮発性半導体記憶装置 |
US12/839,723 US8344441B2 (en) | 2009-08-31 | 2010-07-20 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009200425A JP2011054658A (ja) | 2009-08-31 | 2009-08-31 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011054658A true JP2011054658A (ja) | 2011-03-17 |
Family
ID=43623550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009200425A Abandoned JP2011054658A (ja) | 2009-08-31 | 2009-08-31 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8344441B2 (ja) |
JP (1) | JP2011054658A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138101A (ja) * | 2013-01-17 | 2014-07-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012174982A (ja) | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP5814867B2 (ja) | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
CN107134456B (zh) * | 2017-05-10 | 2019-11-26 | 上海格易电子有限公司 | 一种半导体存储器件及其制备方法 |
US10381480B2 (en) | 2017-09-27 | 2019-08-13 | International Business Machines Corporation | Reliable gate contacts over active areas |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437466B1 (ko) * | 2001-12-27 | 2004-06-23 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
JP4309872B2 (ja) | 2005-06-17 | 2009-08-05 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP4504403B2 (ja) * | 2007-08-29 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
-
2009
- 2009-08-31 JP JP2009200425A patent/JP2011054658A/ja not_active Abandoned
-
2010
- 2010-07-20 US US12/839,723 patent/US8344441B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014138101A (ja) * | 2013-01-17 | 2014-07-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
US8981522B2 (en) | 2013-01-17 | 2015-03-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US8344441B2 (en) | 2013-01-01 |
US20110049604A1 (en) | 2011-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7262456B2 (en) | Bit line structure and production method thereof | |
US7411239B2 (en) | Nand flash memory devices and methods of fabricating the same | |
US9520504B2 (en) | Semiconductor device and method of manufacturing the same | |
JP7232081B2 (ja) | 半導体装置およびその製造方法 | |
JP4271111B2 (ja) | 不揮発性半導体記憶装置 | |
JP2011054658A (ja) | 不揮発性半導体記憶装置 | |
KR101110403B1 (ko) | 반도체 기억 장치 | |
US8021978B2 (en) | Methods of fabricating flash memory devices having shared sub active regions | |
TW202226552A (zh) | 半導體記憶裝置 | |
US9634102B2 (en) | Nonvolatile memory devices having single-layered floating gates | |
JP2012174982A (ja) | 半導体記憶装置及びその製造方法 | |
KR100889087B1 (ko) | 반도체 메모리 디바이스 및 그 제조 방법 | |
KR100763918B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
KR102075004B1 (ko) | 비휘발성 메모리 장치 | |
JP2009164349A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US9773859B2 (en) | Non-volatile memory device | |
US9349463B2 (en) | Semiconductor device and method of manufacturing the same | |
JP5064651B2 (ja) | 半導体記憶装置 | |
JP5204159B2 (ja) | 半導体記憶装置の製造方法 | |
JP2010034291A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2011040616A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2013004675A (ja) | 半導体記憶装置およびその製造方法 | |
JP2011205047A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2009253144A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110916 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20120809 |