KR101110403B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치에 있어서, 반도체 기판과, 반도체 기판의 상층 부분에 형성되고, 이 상층 부분을 반도체 영역으로 구획하는 소자 분리 절연체와, 반도체 영역의 상부의 일부에 형성된 불순물 확산 영역을 형성한다. 그리고, 반도체 영역의 폭을, 불순물 확산 영역보다 하방의 부분에서 가장 좁게 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
<관련 출원>
본 출원은 일본 특허 출원 제2009-212793호(2009년 9월 15일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 원용된다.
본 발명은 반도체 기억 장치에 관한 것이며, 특히 반도체 기판의 상층 부분이 복수개의 액티브 에리어로 구획된 평면형의 반도체 기억 장치에 관한 것이다.
최근, 많은 전자 기기에 NAND형 플래시 메모리 등의 반도체 기억 장치가 탑재되어 있다. 이러한 전자 기기에는 다기능화가 요구되고, 이에 의해 탑재되는 반도체 기억 장치에는 대용량화가 요구되며, 그에 수반하여 기억 소자의 고집적화가 요구되고 있다. 기억 소자를 고집적화하기 위해서는 기억 소자 자체의 미세화와 함께, 기억 소자간을 분리하는 소자간 영역의 미세화가 필요하다.
예를 들어, NAND형 플래시 메모리에 있어서는, 통상, 기억 소자로서 플로팅 게이트 전극과 컨트롤 게이트 전극이 적층된 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor: 금속 산화물 반도체 전계 효과 트랜지스터) 구조의 메모리 트랜지스터가 사용되고 있다. 또한, NAND형 플래시 메모리에 있어서는, 이러한 메모리 트랜지스터가 복수개 직렬로 접속되어, NAND 스트링이 구성되어 있다. NAND 스트링의 일단부는 선택 게이트 트랜지스터를 통하여 비트선에 접속되어 있고, 타단부는 다른 선택 게이트 트랜지스터를 통하여 소스선에 접속되어 있다. 또한, 각 NAND 스트링 내에 있어서는, 서로 인접하는 메모리 트랜지스터가 소스ㆍ드레인 영역을 공유하고 있다(예를 들어, 일본 특허 공개 제2006-351789호 공보의 도 19 참조). 그리고, NAND형 플래시 메모리의 대용량화에 수반하여, 메모리 트랜지스터 자체의 미세화와 함께 메모리 트랜지스터간을 구획하는 소자간 영역의 미세화도 요구되고 있다.
그러나, 소자간 영역을 미세화하면, 인접하는 메모리 트랜지스터간에 간섭이 발생하기 쉬워진다. 예를 들어, NAND형 플래시 메모리의 데이터 기입 동작에 있어서, 본래는 데이터를 기입하고 싶지 않은 비선택의 메모리 셀에 대하여, 잘못하여 데이터가 기입되게 되는 「오기입」이 발생하기 쉬워진다.
일본특허공개제2006-351789호공보
본 발명은 상기 종래 기술을 감안하여 이루어진 것으로, 본 발명의 과제는 반도체 기판의 상층 부분이 복수개의 액티브 에리어로 구획된 평면형의 반도체 기억 장치를 제공하는 데에 있다.
본 발명의 일 형태에 따르면, 반도체 기판과, 상기 반도체 기판의 상층 부분의 일부에 형성되고, 상기 상층 부분을 일 방향으로 연장되는 복수개의 액티브 에리어로 구획하는 소자 분리 절연체와, 상기 액티브 에리어 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적 부재와, 상기 전하 축적 부재 상에 형성된 컨트롤 게이트 전극을 구비하고, 상하 방향으로의 상기 액티브 에리어의 중간 부분의 폭은, 상기 중간 부분보다 상방 부분의 폭 및 상기 중간 부분보다 하방 부분의 폭보다 좁은 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 다른 일 형태에 따르면, 반도체 기판과, 상기 반도체 기판의 상층 부분에 형성되고, 상기 상층 부분을 반도체 영역으로 구획하는 소자 분리 절연체와, 상기 반도체 영역의 바로 위 영역의 일부에 형성된 게이트 전극과, 상기 반도체 영역과 상기 게이트 전극 사이에 형성된 게이트 절연막과, 상기 반도체 영역에서의 상기 게이트 전극의 바로 아래 영역을 사이에 두는 영역에 형성된 한쌍의 소스ㆍ드레인 영역을 구비하고, 상기 반도체 영역에서의 상기 소스ㆍ드레인 영역이 형성되어 있는 부분보다 하방 부분의 채널 길이 방향의 폭은, 상기 소스ㆍ드레인 영역이 형성되어 있는 부분의 채널 길이 방향의 폭보다 좁은 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 일 형태에 따르면, 반도체 기판과, 상기 반도체 기판의 상층 부분에 형성되고, 상기 상층 부분을 반도체 영역으로 구획하는 소자 분리 절연체와, 상기 반도체 영역의 상부의 일부에 형성된 불순물 확산 영역을 구비하고, 상기 반도체 영역의 폭은, 상기 불순물 확산 영역보다 하방의 부분에서 가장 좁게 되어 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
도 1은, 본 발명의 제1 실시 형태에 관한 반도체 장치를 예시하는 평면도.
도 2는, 도 1에 도시하는 A-A'선을 따르는 단면도.
도 3은, 도 1에 도시하는 B-B'선을 따르는 단면도.
도 4의 (a) 내지 (c)는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 5의 (a) 및 (b)는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 6은, 제1 실시 형태에 관한 반도체 기억 장치의 기입 동작을 예시하는 회로도.
도 7의 (a)는 기입 대상이 되는 메모리 스트링의 인접 메모리 스트링을 예시하는 모식적인 단면도이고, (b)는 기입 대상이 되는 메모리 트랜지스터 및 그 인접 메모리 트랜지스터를 예시하는 모식적인 단면도.
도 8은, 제1 실시 형태의 비교예에 관한 반도체 기억 장치를 예시하는 단면도.
도 9는, 제1 실시 형태의 제1 변형예에 관한 반도체 기억 장치를 예시하는 단면도.
도 10은, 제1 실시 형태의 제2 변형예에 관한 반도체 기억 장치를 예시하는 단면도.
도 11은, 제1 실시 형태의 제3 변형예에 관한 반도체 기억 장치를 예시하는 단면도.
도 12는, 제1 실시 형태의 제4 변형예에 관한 반도체 기억 장치를 예시하는 단면도.
도 13은, 제1 실시 형태의 제5 변형예에 관한 반도체 기억 장치를 예시하는 단면도.
도 14의 (a)는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치의 고내압 트랜지스터를 예시하는 평면도이고, (b)는 (a)에 도시하는 C-C'선을 따르는 단면도.
도 15의 (a)는 제2 실시 형태의 비교예에 관한 반도체 기억 장치의 고내압 트랜지스터를 예시하는 평면도이고, (b)는 (a)에 도시하는 C-C'선을 따르는 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
우선, 본 발명의 제1 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 관한 반도체 장치를 예시하는 평면도이고,
도 2는 도 1에 도시하는 A-A'선을 따르는 단면도이고,
도 3은 도 1에 도시하는 B-B'선을 따르는 단면도이다.
우선, 본 실시 형태의 특징 부분을 개략적으로 설명한다.
본 실시 형태의 특징은, 실리콘 기판의 상층 부분이 소자 분리 절연체(STI)에 의해 라인 형상의 액티브 에리어로 구획된 NAND형 플래시 메모리에 있어서, 상하 방향으로의 액티브 에리어의 중간 부분의 폭이, 이 중간 부분보다 상방 부분(상부)의 폭, 및 이 중간 부분보다 하방 부분(하부)의 폭보다 좁은 것이다. 즉, 액티브 에리어가 연장되는 방향으로부터 보아 액티브 에리어의 형상은 상부 및 하부가 상대적으로 굵고, 중간 부분이 상대적으로 좁은 북(鼓) 형상으로 되어 있다.
이에 의해, 액티브 에리어의 상부에 있어서 충분한 셀 전류를 확보하면서, 중간 부분에 있어서는 공핍층이 하방으로 연장되기 쉬워져, 실리콘 기판과 플로팅 게이트 전극 사이의 용량을 저감할 수 있다. 이 결과, 인접 액티브 에리어로부터 전기적인 영향을 받기 어려워진다. 또한, 액티브 에리어의 하부에 있어서는, 폭이 다시 넓혀져 있기 때문에, 하부에 있어서 공핍층이 하방으로 연장되는 것을 억제할 수 있다. 이에 의해, 공핍층이 STI의 하단부를 넘어 인접 액티브 에리어로 침입하는 것을 방지하고, 펀치스루(punch-through)가 발생하는 것을 방지할 수 있다.
다음으로, 본 실시 형태에 관한 반도체 기억 장치의 구성을 상세하게 설명한다.
도 1 내지 도 3에 도시한 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(1)(이하, 간단히 「장치(1)」라고도 함)는 NAND형 플래시 메모리이며, 예를 들어 NAND형 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다. 장치(1)에 있어서는, 도전형이 예를 들어 p형인 실리콘 기판(11)이 설치되어 있다.
실리콘 기판(11)에는, 메모리 어레이 영역 및 주변 회로 영역이 설정되어 있다. 메모리 어레이 영역은 데이터를 기억하는 영역이며, 기억 소자로서의 메모리 트랜지스터가 복수개 형성되어 있다. 주변 회로 영역은 메모리 어레이 영역을 구동하는 영역이며, 고내압 트랜지스터 및 저내압 트랜지스터 등으로 이루어지는 주변 회로가 설치되어 있다. 주변 회로는 복수 수준의 전압을 생성하여 메모리 어레이 영역에 대하여 공급하고, 또한 메모리 어레이 영역에 있어서 발생하는 전압 또는 전류를 검출하는 회로이다. 전술한 바와 같이, 본 실시 형태의 특징은 메모리 어레이 영역에서의 액티브 에리어의 형상에 있으므로, 이하 메모리 어레이 영역에 대하여 설명한다.
메모리 어레이 영역에 있어서는, 실리콘 기판(11)의 상층 부분에 n형 웰(12)이 형성되어 있고, n형 웰(12)의 상층 부분에서의 주변부 이외의 영역에는 p형 웰(13)이 형성되어 있다. p형 웰(13)의 상층 부분의 일부에는, 일 방향으로 연장되는 복수개의 STI(shallow trench isolation: 소자 분리 절연체)(16)가 형성되어 있다. STI(16)는 예를 들어 실리콘 산화물에 의해 형성되어 있다. 그리고, 이들 STI(16)에 의해 p형 웰(13)의 상층 부분이 복수개의 액티브 에리어 AA(반도체 영역)로 구획되어 있다.
또한, 본 명세서에 있어서는, 설명의 편의상, XYZ 직교 좌표계를 채용한다. 즉, 실리콘 기판(11)의 상면에 평행한 방향 중, STI(16) 및 액티브 에리어 AA가 연장되는 방향을 Y방향으로 하고, Y방향에 대하여 직교하는 방향을 X방향으로 한다. 또한, 실리콘 기판(11)의 상면에 대하여 수직인 방향을 Z방향으로 한다.
액티브 에리어 AA 상에는 실리콘 산화물로 이루어지는 터널 절연막(17)이 형성되어 있다. 터널 절연막(17)이란, 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 막이다. 터널 절연막(17) 상에는, 전하 축적 부재로서 도전성 재료, 예를 들어 불순물이 도입된 폴리실리콘으로 이루어지는 플로팅 게이트 전극 FG가 형성되어 있다. 플로팅 게이트 전극 FG는 액티브 에리어 AA마다 X방향을 따라 분단되어 있다. 따라서, 플로팅 게이트 전극 FG는, X방향 및 Y방향을 따라 매트릭스 형상으로 배열되어 있다.
플로팅 게이트 전극 FG 상에는, 예를 들어 실리콘 산화물 또는 알루미나 등으로 이루어지는 게이트간 절연막(18)이 형성되어 있다. 게이트간 절연막(18) 상에는 도전성 재료, 예를 들어 불순물이 도입된 폴리실리콘으로 이루어지는 컨트롤 게이트 전극 CG가 형성되어 있다. 컨트롤 게이트 전극 CG는 X방향으로 연장되는 라인 형상이며, X방향을 따라 배열된 복수의 플로팅 게이트 전극 FG의 바로 위 영역을 통과하고 있다. 컨트롤 게이트 전극 CG는, Y방향을 따라 복수개 형성되어 있다.
복수개의 컨트롤 게이트 전극 CG가 형성된 영역의 Y방향 양측에는, 각각 X방향으로 연장되는 셀렉트 게이트 전극 SG가 형성되어 있다. 셀렉트 게이트 전극 SG는, 플로팅 게이트 전극 FG를 형성하는 폴리실리콘과 컨트롤 게이트 전극 CG를 형성하는 폴리실리콘이 게이트간 절연막(18)의 개구부(18a)를 통하여 일체화됨으로써 형성되어 있다. 컨트롤 게이트 전극 CG 상 및 셀렉트 게이트 전극 SG 상에는, 절연막(19)이 형성되어 있다.
액티브 에리어 AA의 최상층 부분에서의 컨트롤 게이트 전극 CG의 바로 아래 영역 및 셀렉트 게이트 전극 SG의 바로 아래 영역을 제외한 영역에는, n형 확산 영역(20)이 형성되어 있다. 바꾸어 말하면, 액티브 에리어 AA에는, Y방향으로 컨트롤 게이트 전극 CG의 바로 아래 영역을 사이에 두고, n형 확산 영역(20)이 형성되어 있다. 즉, n형 확산 영역(20)은, 각 액티브 에리어 AA에 있어서 Y방향을 따라 단속적으로 형성되어 있다.
각 액티브 에리어 AA의 일단부 상에는, 콘택트 플러그(21)가 형성되어 있고, 액티브 에리어 AA의 일단부에 접속되어 있다. 그리고, 콘택트 플러그(21) 상에는, X방향으로 연장되는 라인 형상의 소스선 SL이 형성되어 있다. 소스선 SL은, 복수개의 액티브 에리어 AA를 걸치고 있고, 이들 액티브 에리어 AA에 콘택트 플러그(21)를 통하여 공통 접속되어 있다. 한편, 각 액티브 에리어 AA의 타단부 상에는 콘택트 플러그(22)가 형성되어 있고, 액티브 에리어 AA의 타단부에 접속되어 있다. 그리고, 콘택트 플러그(22) 상에는, Y방향으로 연장되는 라인 형상의 비트선 BL이 형성되어 있다. 또한, 도시의 편의상, 도 1에 있어서는 소스선 SL 및 비트선 BL을 생략하고 있다.
전술한 복수개의 컨트롤 전극 CG 및 그 양측에 형성된 한쌍의 셀렉트 게이트 전극 SG는, 콘택트 플러그(21)와 콘택트 플러그(22) 사이에 배치되어 있다. 즉, 각 액티브 에리어 AA에 있어서, 컨트롤 게이트 전극 CG의 바로 아래 영역에 상당하는 부분은, 소스선 SL이 접속된 부분과 비트선 BL이 접속된 부분 사이에 끼워져 있다. 콘택트 플러그(21 및 22), 소스선 SL, 비트선 BL은, 예를 들어 금속에 의해 형성되어 있다.
실리콘 기판(11) 상에는 플로팅 게이트 전극 FG, 게이트간 절연막(18), 컨트롤 게이트 전극 CG, 셀렉트 게이트 전극 SG를 매립하도록, 예를 들어 실리콘 산화물로 이루어지는 층간 절연막(25)이 형성되어 있다. 예를 들어, 층간 절연막(25)은 절연막(19) 및 STI(16)와 접촉하여 일체화되어 있다.
그리고, 본 실시 형태에 있어서는, Y방향으로부터 보아 액티브 에리어 AA의 단면 형상이 북 형상이다. 즉, 액티브 에리어 AA를 상하 방향을 따라 상측으로부터 순서대로 상부(26), 중간 부분(27) 및 하부(28)로 나누었을 때에, 액티브 에리어 AA의 X방향을 향한 양측의 측면(29)은, 중간 부분(27)에 있어서 오목해져 있다. 그리고, 그만큼 액티브 에리어 AA의 양측에 배치된 STI(16)가 액티브 에리어 AA를 향하여 불룩해져 있다. 이에 의해, 액티브 에리어 AA의 중간 부분(27)의 폭 Wm은, 상부(26)의 폭 Wu보다 좁고 하부(28)의 폭 Wl보다 좁다. 따라서, 액티브 에리어 AA의 폭은, 액티브 에리어의 하단부 이외의 부분에서 가장 좁게 되어 있다. 또한, 「액티브 에리어의 폭」이란, 액티브 에리어 AA가 연장되는 방향(Y방향)에 대하여 직교하는 방향(X방향)으로의 액티브 에리어 AA의 길이를 말한다.
또한, 액티브 에리어 AA에 있어서, 폭이 최소로 되는 위치는 n형 확산 영역(20)보다 하방에 위치하고 있다. 보다 상세하게는, 중간 부분(27) 내에 위치하는 위치(30)에 있어서, 폭 Wm은 액티브 에리어 AA의 폭의 Z방향을 따른 프로파일에 있어서 최소값 또한 극소값을 취한다. 그리고, 위치(30)는 n형 확산 영역(20)의 하단부보다 하방에 위치하고 있다. 또한, 보다 바람직하게는 Z방향을 따른 폭의 프로파일에 있어서, 액티브 에리어 AA의 상단부로부터 하방을 향하였을 때에, 폭이 감소하기 시작하는 위치가 n형 확산 영역(20)보다 하방에 있다.
이와 같이 구성된 장치(1)에 있어서는, 소스선 SL이 콘택트 플러그(21)를 통하여 액티브 에리어 AA의 일단부에 접속되어 있고, 비트선 BL이 콘택트 플러그(22)를 통하여 액티브 에리어 AA의 타단부에 접속되어 있다. 또한, 컨트롤 게이트 전극 CG와 액티브 에리어 AA의 최근접 부분마다 플로팅 게이트 전극 FG를 전하 축적 부재로 하는 메모리 트랜지스터가 구성된다. 또한, 셀렉트 게이트 전극 SG와 액티브 에리어 AA의 최근접 부분에는 선택 트랜지스터가 구성된다. 이에 의해, 비트선 BL과 소스선 SL 사이에는, 액티브 에리어 AA마다 복수의 메모리 트랜지스터가 직렬로 접속되고, 그 양측에 선택 트랜지스터가 접속된 메모리 스트링이 구성된다. 각 메모리 스트링에 있어서는, n형 확산 영역(20)이 메모리 트랜지스터 및 선택 트랜지스터의 소스ㆍ드레인 영역으로서 기능한다. 그리고, 복수개의 메모리 스트링에 의해 메모리 셀 어레이가 구성된다.
다음으로, 본 실시 형태에 관한 반도체 기억 장치(1)의 제조 방법에 대하여 설명한다.
도 4의 (a) 내지 (c), 도 5의 (a) 및 (b)는, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 4의 (a)에 도시한 바와 같이, p형의 실리콘 기판(11)을 준비한다. 실리콘 기판(11)은, 예를 들어 실리콘 웨이퍼의 일부이다. 또한, 실리콘 기판(11)에는 메모리 어레이 영역 및 주변 회로 영역이 설정되어 있다.
다음으로, 메모리 어레이 영역에 있어서, 실리콘 기판(11)의 상부에 n형 웰(12)을 형성하고, n형 웰(12) 내의 상부에 p형 웰(13)을 형성한다. 다음으로, p형 웰(13) 상에 예를 들어 실리콘 산화물을 퇴적시켜 절연막(41)을 형성한다. 다음으로, 예를 들어 불순물이 도입된 폴리실리콘 등의 도전성 재료를 퇴적시켜 도전막(42)을 형성한다. 다음으로, 절연막(43)을 형성한다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 메모리 어레이 영역에 있어서, Y방향으로 연장되는 트렌치(44)를 복수개 형성한다. 구체적으로는, 우선, 포토리소그래피 기술을 이용하여 절연막(43)을 패터닝하고, 트렌치(44)를 형성할 예정인 영역을 개구시킨다. 이에 의해, 절연막(43)을 마스크재로 가공한다. 다음으로, 가공된 절연막(43)을 마스크로 하여, RIE(reactive ion etching: 반응성 이온 에칭) 등의 이방성 에칭을 실시하고, 도전막(42), 절연막(41) 및 실리콘 기판(11)을 선택적으로 제거한다. 이에 의해, 절연막(43), 도전막(42) 및 절연막(41)을 관통하고, p형 웰(13)의 도중까지 도달한 트렌치(44)가 형성된다. 이 결과, 도전막(42) 및 절연막(41)이 Y방향으로 연장되는 복수개의 라인 형상의 부재로 가공됨과 함께, p형 웰(13)의 상층 부분이 Y방향으로 연장되는 복수개의 액티브 에리어 AA로 구획된다.
이 때, 전술한 이방성 에칭에 있어서 가스 조건을 최적화하거나, 이방성 에칭 후에 약액에 의한 부분 에칭을 행하여, 트렌치(44)의 측면의 일부를 부풀어 오르게 한다. 이에 의해, 액티브 에리어 AA의 중간 부분(27)의 폭 Wm을, 상부(26)의 폭 Wu 및 하부(28)의 폭 Wl보다 좁게 한다. 또한, 이 때의 가공 방법은 전술한 방법에 한정되지 않는다.
다음으로, 도 4의 (c)에 도시한 바와 같이, 트렌치(44) 내에 예를 들어 실리콘 산화물 등의 절연 재료를 매립하고, 소자 분리 절연체(STI)(16)를 형성한다. 이 때, STI(16)의 상면의 위치는 도전막(42)과 절연막(43)의 계면의 위치와 거의 동등하게 한다. 다음으로, 절연막(43)을 제거한다.
다음으로, 도 5의 (a)에 도시한 바와 같이, 전체면에 레지스트막(도시하지 않음)을 형성하고, 포토리소그래피 기술에 의해 메모리 어레이 영역을 개구한 후, 이 레지스트막을 마스크로 하여 RIE 등의 에칭을 행하여 STI(16)의 상부를 제거한다. 이에 의해, STI(16)의 상면이 낮아진다. 또한, 이 때, 주변 회로 영역은 레지스트막에 의해 덮여 있으므로 에칭되지 않는다. 그 후, 레지스트막을 제거한다.
다음으로, 도 5의 (b)에 도시한 바와 같이, 도전막(42) 상에 절연막(45)을 형성하고, 그 위에 도전막(46)을 형성한다. 이 때, 셀렉트 게이트 전극 SG가 형성될 예정인 영역에 있어서는, 절연막(45)에 개구부(18a)(도 3 참조)를 형성해 둔다. 다음으로, 포토리소그래피법에 의해 X방향을 따라 연장되는 복수의 패턴을 Y방향으로 소정의 간격으로 형성하고, 이 패턴을 마스크로 하여 도전막(46), 절연막(45) 및 도전막(42)을 Y방향을 따라 분단한다. 이에 의해, 도전막(46)이 분단되어 X방향으로 연장되는 라인 형상의 컨트롤 게이트 전극 CG로 되고, 절연막(45)이 분단되어 X방향으로 연장되는 라인 형상의 게이트간 절연막(18)으로 된다.
또한, 도전막(42)이 분단되어 플로팅 게이트 전극 FG로 된다. 도전막(42)은, 도 4의 (b)에 도시하는 공정에 있어서 X방향을 따라 분단되고, 본 공정에 있어서 Y방향을 따라 분단되기 때문에, 플로팅 게이트 전극 FG는 X방향 및 Y방향을 따라 매트릭스 형상으로 배열된다. 또한, 플로팅 게이트 전극 FG와 컨트롤 게이트 전극 CG는 게이트간 절연막(18)의 개구부(18a)를 통해 접속되어, 셀렉트 게이트 전극 SG가 형성된다. 또한, 도 4의 (b)에 도시하는 공정에 있어서 X방향으로 분단된 절연막(41)은 Y방향으로 연장되는 터널 절연막(17)으로 된다. 다음으로, 컨트롤 게이트 전극 CG 상 및 셀렉트 게이트 전극 SG 상에 절연막(19)을 형성한다.
다음으로, 도 1 내지 도 3에 도시한 바와 같이, 컨트롤 게이트 전극 CG 및 셀렉트 게이트 전극 SG를 마스크로 하여, 실리콘 기판(11)에 대하여 도너로 되는 불순물을 이온 주입한다. 이에 의해, 액티브 에리어 AA의 상층 부분에서의 컨트롤 게이트 전극 CG 및 셀렉트 게이트 전극 SG의 바로 아래 영역을 사이에 두는 영역에 n형 확산 영역(20)이 자기 정합적으로 형성된다.
다음으로, 실리콘 기판(11) 상에 터널 절연막(17), 플로팅 게이트 전극 FG, 게이트간 절연막(18), 컨트롤 게이트 전극 CG 및 절연막(19)을 덮도록 실리콘 산화물 등의 절연성 재료를 퇴적시켜 층간 절연막(25)을 형성한다. 다음으로, 리소그래피법에 의해 층간 절연막(25)에 콘택트 홀을 형성하고, 이 콘택트 홀 내에 텅스텐(W) 또는 몰리브덴(Mo) 등의 고융점 금속을 매립함으로써, 콘택트 플러그(21 및 22) 등을 형성한다. 다음으로, 예를 들어 알루미늄(Al) 또는 알루미늄 구리 합금(AlCu) 등을 퇴적시켜, 이방성 에칭에 의해 라인 형상으로 가공함으로써 비트선 BL 및 소스선 SL을 형성한다. 다음으로, 실리콘 웨이퍼를 다이싱하여 실리콘 기판(11)에 분할한다. 이와 같이 하여, 본 실시 형태에 관한 반도체 기억 장치(1)가 제조된다.
다음으로, 본 실시 형태의 작용 효과에 대하여 설명한다.
도 6은 본 실시 형태에 관한 반도체 기억 장치의 기입 동작을 예시하는 회로도이고, 도 7의 (a)는 기입 대상이 되는 메모리 스트링의 인접 메모리 스트링을 예시하는 모식적인 단면도이고, 도 7의 (b)는 기입 대상이 되는 메모리 트랜지스터 및 그 인접 메모리 트랜지스터를 예시하는 모식적인 단면도이다.
도 6에 도시한 바와 같이, 장치(1)에 있어서는 액티브 에리어 AA마다 메모리 스트링 MS가 구성되어 있다. 각 메모리 스트링 MS는 비트선 BL과 소스선 SL 사이에 접속되어 있다. 각 메모리 스트링 MS에 있어서는, 비트선 BL측의 선택 트랜지스터 STD와 소스선 SL측의 선택 트랜지스터 STS로 이루어지는 한쌍의 선택 트랜지스터 ST와, 이 한쌍의 선택 트랜지스터 STD 및 STS의 내측에 배치된 복수개의 메모리 트랜지스터 MT가 서로 직렬로 접속되어 있다. 또한, 선택 트랜지스터 STD 및 STS의 셀렉트 게이트 전극 SG를 각각 「셀렉트 게이트 전극 SGD」 및 「셀렉트 게이트 전극 SGS」로 한다.
그리고, 장치(1)에 있어서, 임의의 1개의 메모리 트랜지스터 MT(이하, 「대상 트랜지스터 MT0」이라고 함)에 데이터를 기입하는 경우, 예를 들어 소스선 SL의 전위를 정전위 Vdd(예를 들어, 2.5V)로 하고, 대상 트랜지스터 MT0이 속하는 메모리 스트링 MS(이하, 「대상 스트링 MS0」이라고 함)에 접속되는 비트선 BL의 전위를 기준 전위 Vss(예를 들어, 0V)로 한다. 한편, 대상 스트링 MS0 이외의 메모리 스트링 MS(이하, 「비대상 스트링 MS1」이라고 함)에 접속되는 비트선 BL의 전위를 정전위 Vdd(예를 들어, 2.5V)로 한다. 또한, 셀렉트 게이트 전극 SGD의 전위는 정전위 Vdd로 하고, 셀렉트 게이트 전극 SGS의 전위는 기준 전위 Vss로 한다. 또한, 대상 트랜지스터 MT0의 컨트롤 게이트 전극 CG(이하, 「대상 게이트 전극 CG0」이라고 함)의 전위를 기입 전위 Vpgm(예를 들어, 20V)으로 하고, 그 이외의 컨트롤 게이트 전극 CG의 전위를 중간 전위 Vpass(예를 들어, 10V)로 한다. 또한, 데이터를 기입하고 싶지 않은 메모리 트랜지스터 MT를 「비대상 트랜지스터 MT1」로 한다.
이에 의해, 대상 스트링 MS0에 있어서는, 비트선 BL측의 선택 트랜지스터 STD가 온 상태로 되고, 액티브 에리어 AA에 기준 전위 Vss(예를 들어, 0V)가 인가된다. 또한, 컨트롤 게이트 전극 CG에는 중간 전위 Vpass(예를 들어, 10V) 또는 기입 전위 Vpgm(예를 들어, 20V)이 인가되기 때문에, 대상 스트링 MS0에 속하는 메모리 트랜지스터 MT는 모두 온 상태로 된다. 이 중, 대상 게이트 전극 CG0에는 기입 전위 Vpgm(예를 들어, 20V)이 인가되기 때문에, 대상 트랜지스터 MT0에 있어서는 액티브 에리어 AA와 대상 게이트 전극 CG0 사이의 전압(게이트 전압)이 특히 커지고, 액티브 에리어 AA로부터 터널 절연막(17)을 통해 플로팅 게이트 전극 FG에 대하여 전자가 주입된다. 이 결과, 대상 트랜지스터 MT0에 데이터가 기입된다.
이에 대해, 비대상 스트링 MS1에 있어서는, 메모리 스트링 MS의 양단부에 위치하는 선택 트랜지스터 ST가 오프 상태로 되고, 액티브 에리어 AA는 부유 상태로 된다. 이에 의해, 액티브 에리어 AA의 전위는, 대상 게이트 전극 CG0의 전위(기입 전위 Vpgm) 및 그 이외의 컨트롤 게이트 전극 CG의 전위(중간 전위 Vpass)의 용량 커플링에 의해 상승한다. 이 결과, 액티브 에리어 AA와 대상 게이트 전극 CG0 사이의 전압(게이트 전압)은, 대상 트랜지스터 ST0에서의 게이트 전압보다 작아진다. 이로 인해, 전자가 플로팅 게이트 전극 FG에 주입되는 일이 없고, 데이터는 기입되지 않는다.
이 때, 도 7의 (b)에 도시한 바와 같이, 액티브 에리어 AA의 중간 부분(27)은 상부(26) 및 하부(28)와 비교하여 좁게 되어 있다. 이로 인해, 인접하는 액티브 에리어 AA의 중간 부분(27)간의 거리는, 상부(26)간의 거리 및 하부(28)간의 거리보다 크다. 이에 의해, 액티브 에리어 AA 전체적으로 인접하는 액티브 에리어 AA간의 거리가 커진다. 이 결과, 인접하는 액티브 에리어 AA 사이에 있어서, STI(16)를 통한 간섭이 발생하기 어려워진다.
또한, 전술한 바와 같이, 대상 스트링 MS0에 있어서는, 선택 트랜지스터 STD가 도통 상태로 되기 때문에, 도 7의 (b)에 도시한 바와 같이 액티브 에리어 AA의 대상 트랜지스터 MT0에 상당하는 부분에서의 플로팅 게이트 전극 FG의 바로 아래 영역에는 채널 C가 형성된다. 한편, 도 7의 (a) 및 (b)에 도시한 바와 같이, 비대상 스트링 MS1에 있어서는 액티브 에리어 AA는 부유 상태로 되고, 또한 액티브 에리어 AA의 전위에 대하여 컨트롤 게이트 전극 CG의 전위가 높아지기 때문에, 액티브 에리어 AA의 내부에 액티브 에리어 AA의 상면을 기점으로 하여 공핍층 D가 형성된다. 그리고, 이 공핍층 D의 폭이 넓을수록 공핍층 D의 공핍층 용량이 작아진다. 여기에서, 메모리 트랜지스터 MT의 게이트 용량, 즉 컨트롤 게이트 전극 CG와 공핍층 D 등을 개재한 액티브 에리어 AA간의 용량이 작아진다.
여기에서, 도 7의 (b)에 도시한 바와 같이, 본 실시 형태에 있어서는 액티브 에리어 AA의 중간 부분(27)을 좁게 함으로써, 액티브 에리어 AA의 체적을 줄이고, 칼럼 부스트비를 향상시켜 보다 깊게 공핍층이 연장되도록 하고 있다. 이 결과, 공핍층 D의 하면은 예를 들어 위치(30)보다 아래에 위치한다. 즉, 게이트 용량을 작게 할 수 있으므로, 비대상 트랜지스터 MT1에서의 오기입을 줄일 수 있다.
또한, 여기에서 메모리 트랜지스터 MT의 공핍층 D의 폭이 넓어짐으로써(공핍층 D의 저부가 깊어짐으로써), 인접 액티브 에리어 AA의 전위 변동의 영향을 받기 어려워진다. 여기에서, 대상 스트링 MS0의 선택 트랜지스터 STD는 도통 상태이기 때문에, 대상 트랜지스터 MT0의 플로팅 게이트 전극 FG의 아래에는 채널 C가 형성된다. 여기에서, 비대칭 스트링 MS1의 공핍층 D의 공핍층 용량이 작아지기 때문에, 비대칭 스트링 MS1의 액티브 에리어 AA로부터 대상 스트링 MS0의 액티브 에리어 AA에 가해지는 전계를 완화할 수 있다. 그 결과, 대상 스트링 MT0의 기입 불량을 방지할 수 있다.
단, 액티브 에리어 AA 전체를 균일하게 좁게 하면, 액티브 에리어 AA를 흐르는 셀 전류가 감소하게 된다. 이로 인해, 본 실시 형태에 있어서는, 상부(26)를 상대적으로 굵게 하고 중간 부분(27)을 상대적으로 좁게 함으로써, 상부(26)를 흐르는 셀 전류를 확보하면서 액티브 에리어 AA 전체의 체적을 줄이고, 칼럼 부스트비를 향상시켜 공핍층을 하방으로 연장하기 쉽게 하고 있다. 이 결과, 게이트 용량을 줄이고, 메모리 트랜지스터간의 간섭을 억제할 수 있다. 이에 의해, 메모리 트랜지스터의 오기입을 방지하고, 신뢰성을 향상시킬 수 있다.
또한, 액티브 에리어 AA에 있어서, 셀 전류가 주로 흐르는 부분은 소스ㆍ드레인 영역으로서 기능하는 n형 확산 영역(20)간의 부분이다. 따라서, 본 실시 형태에 있어서는, 액티브 에리어 AA에 있어서 폭이 최소로 되는 위치(30)를, n형 확산 영역(20)의 저부보다 하방에 배치하고 있다. 이에 의해, 셀 전류가 주로 흐르는 n형 확산 영역(20)간의 부분에, 폭이 최소로 되는 위치(30)가 위치하는 것을 피하여 충분한 셀 전류를 확보하고 있다. 특히, 상부(26)와 중간 부분(27)의 경계, 즉 상부(26)로부터 중간 부분(27)을 향할 때에 액티브 에리어 AA가 좁아지기 시작하는 위치를, n형 확산 영역(20)의 하면보다 하방에 배치함으로써 보다 큰 셀 전류를 확보할 수 있다.
또한, 가령 공핍층이 STI(16)의 하단부를 넘어 인접하는 액티브 에리어 AA에 침입하면, 인접 액티브 에리어 AA와의 사이에서 펀치스루가 발생하게 된다. 즉, 비대상 스트링 MS1의 액티브 에리어 AA로부터 대상 스트링 MS0의 액티브 에리어 AA로 전류가 흘러, 비대상 트랜지스터 MT1의 오기입이 발생하게 된다. 따라서, 본 실시 형태에 있어서는 액티브 에리어 AA의 하부(28)를 중간 부분(27)보다 굵게 하고 있다. 이에 의해, 공핍층은 게이트 전압의 증가에 수반하여 중간 부분(27)에 있어서는 급속하게 하방으로 연장되지만, 하부(28)에 있어서는 하방으로의 연장이 억제된다. 이 결과, 공핍층의 하단부가 하부(28) 내에 위치하기 쉬워져 공핍층의 깊이가 안정된다. 이에 의해, 공핍층의 충분한 깊이를 확보하면서 공핍층이 STI(16)를 넘는 것을 방지할 수 있다. 이와 같이, 본 실시 형태에 따르면, 메모리 트랜지스터의 고집적화를 도모하기 위하여 액티브 에리어 AA사이의 거리를 축소하여도 메모리 트랜지스터간의 간섭을 억제할 수 있다.
다음으로, 본 실시 형태의 비교예에 대하여 설명한다.
도 8은, 본 비교예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 8에 도시한 바와 같이, 본 비교예에 관한 반도체 기억 장치(101)에 있어서는 액티브 에리어 AA의 단면 형상이 직사각형이다. 즉, Y방향으로부터 보아 액티브 에리어 AA의 측면(29)이 Z방향으로 직선 형상으로 연장되어 있다.
반도체 기억 장치(101)에 있어서는, Z방향으로 액티브 에리어 AA의 폭이 일정하기 때문에, 충분한 셀 전류를 확보하고자 하면, 액티브 에리어 AA의 체적이 커지게 되어 공핍층이 하방으로 연장되기 어려워진다. 이로 인해, 게이트 용량이 커지고, 액티브 에리어 AA 사이에서 간섭이 발생하기 쉬워진다. 이 결과, 임의의 메모리 트랜지스터에 대한 기입 동작에 기인하여, 그 인접하는 메모리 트랜지스터에 있어서 오기입이 발생하기 쉬워져 신뢰성이 낮다.
다음으로, 전술한 제1 실시 형태의 변형예에 대하여 설명한다.
우선, 제1 변형예에 대하여 설명한다.
도 9는, 본 변형예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 9에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1a)에 있어서는, STI(16)의 하단부(16a)가 둥글게 되어 있고, 하방을 향하여 뾰족해져 있다. 이에 의해, 액티브 에리어 AA의 주변을 원활하게 넓힐 수 있고, 도 4의 (b)에 도시하는 트렌치(44)를 형성하는 공정 후, 도 4의 (c)에 도시하는 STI(16)를 매립하는 공정까지의 사이에 액티브 에리어 AA가 무너지는 것을 방지할 수 있다. 또한, 액티브 에리어 AA의 폭이 하단부로 근접함에 따라서 급격하게 굵어지기 때문에, 하부(28)에서의 공핍층의 연장을 보다 효과적으로 막을 수 있다. 본 변형예에서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
다음으로, 제2 변형예에 대하여 설명한다.
도 10은, 본 변형예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 10에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1b)에 있어서는, 액티브 에리어 AA의 하부(28)의 단면 형상이 하방으로 갈수록 폭이 넓어지는 사다리꼴 형상이며, 그 하면은 대략 평탄하다. 이에 의해서도 반도체 기억 장치(1b)의 제조 프로세스에 있어서 액티브 에리어 AA의 붕괴를 방지할 수 있다. 또한, 액티브 에리어 AA의 하부(28)를 하방을 향하여 연속적으로 굵게 함으로써, 공핍층의 연장을 효과적으로 막을 수 있다. 또한, 하부(28)의 단면 형상에 있어서, 그 하면이 대략 평탄하기 때문에, 하부(28)에서의 전계의 집중을 완화할 수 있다. 그 결과, 인접하는 액티브 에리어 AA간의 펀치스루의 발생을 보다 효과적으로 방지할 수 있다. 본 변형예에서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
다음으로, 제3 변형예에 대하여 설명한다.
도 11은, 본 변형예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 11에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1c)에 있어서는, 액티브 에리어 AA의 중간 부분(27)에 있어서, 한쪽의 측면(29a)만이 오목해져 있다. 한편, 다른 쪽의 측면(29b)은 오목해져 있지 않고, 평면 형상이다. 즉, 액티브 에리어 AA의 형상은 그 폭 방향(X방향)에 관하여 비대칭이다. 이에 의해서도 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 본 변형예에서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
다음으로, 제4 변형예에 대하여 설명한다.
도 12는, 본 변형예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 12에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1d)에 있어서는, 액티브 에리어 AA의 양쪽의 측면(29)이 중간 부분(27)에 있어서 오목해져 있지만, 그 액티브 에리어 AA의 형상은 폭 방향에 관하여 비대칭이며, 그 오목부 쪽도 비대칭이다. 이에 의해서도 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 본 변형예에서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
전술한 제1 내지 제4 변형예에 예시한 바와 같이, 액티브 에리어 AA는 상하 방향(Z방향)으로의 중간 부분(27)이 상부(26) 및 하부(28)보다 좁으면 되며, 그 형상은 특별히 한정되지 않는다.
다음으로, 제5 변형예에 대하여 설명한다.
도 13은, 본 변형예에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 13에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1e)에 있어서는, STI(16)에서의 중간 부분(27)에 끼워진 부분에 공동(51)이 형성되어 있다. 이에 의해, 공동(51) 내가 공기층으로 되고, 액티브 에리어 AA사이의 용량을 저감할 수 있다. 본 변형예에서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다.
도 14의 (a)는 본 실시 형태에 관한 반도체 기억 장치의 고내압 트랜지스터를 예시하는 평면도이고, (b)는 (a)에 도시하는 C-C'선을 따르는 단면도이다.
본 실시 형태는 전술한 제1 실시 형태에 추가하여, 메모리 어레이 영역의 주변에 위치하는 주변 회로 영역에 고내압 트랜지스터가 형성되어 있고, 이 고내압 트랜지스터가 형성되어 있는 반도체 영역이 소스ㆍ드레인 영역의 하방에서 잘록해져 있다. 본 실시 형태에서의 상기 이외의 구성은, 전술한 제1 실시 형태와 마찬가지이다. 즉, 본 실시 형태에 관한 반도체 기억 장치의 메모리 어레이 영역에는, 전술한 제1 실시 형태와 마찬가지의 메모리 셀 어레이가 형성되어 있다.
도 14의 (a) 및 (b)에 도시한 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(2)(이하, 간단히 「장치(2)」라고 함)에 있어서는, 주변 회로 영역에 있어서, p형의 실리콘 기판(11)의 상층 부분의 일부에 STI(66)가 형성되어 있고, 실리콘 기판(11)의 상층 부분을 반도체 영역(67)으로 구획하고 있다. 상방(Z방향)으로부터 보아 반도체 영역(67)의 형상은 직사각형이다. 실리콘 기판(11)의 상방에는, 반도체 영역(67)의 중앙 부분의 바로 위 영역을 가로지르도록, 예를 들어 Y방향으로 연장되는 라인 형상의 게이트 전극(68)이 형성되어 있다. 게이트 전극(68)은, 메모리 어레이 영역에서의 플로팅 게이트 전극 FG 및 컨트롤 게이트 전극 CG와 동시에 형성된 것이며, 메모리 어레이 영역에서의 셀렉트 게이트 전극 SG(도 3 참조)와 마찬가지로, 플로팅 게이트 전극 FG를 형성하는 폴리실리콘과 컨트롤 게이트 전극 CG를 형성하는 폴리실리콘이 서로 접속되어 구성되어 있다. 또한, 게이트 전극(68)은 X방향으로 연장되어 있어도 된다.
또한, 반도체 영역(67)과 게이트 전극(68) 사이에는, 예를 들어 실리콘 산화물로 이루어지는 게이트 절연막(69)이 형성되어 있다. 게이트 절연막(69)은 터널 절연막(17)(도 3 참조)보다 두껍다. 게이트 절연막(69)의 일부는, 메모리 어레이 영역에서의 터널 절연막(17)(도 3 참조)과 동시에 형성된 것이어도 된다. 또한, 반도체 영역(67)에서의 게이트 전극(68)의 바로 아래 영역을 사이에 두는 영역, 즉 반도체 영역(67)의 X방향 양단부의 상부에는 도전형이 n+형인 한쌍의 소스ㆍ드레인 영역(70)이 형성되어 있다. 이에 의해, 장치(2)에 있어서는, 반도체 영역(67)에 고내압 트랜지스터(71)가 형성되어 있다.
또한, 장치(2)에 있어서는, 실리콘 기판(11)에서의 STI(66)의 바로 아래 영역에 도전형이 p+형인 p형 웰(72)이 형성되어 있다. p형 웰(72)은 STI(66)의 하면에 접해 있고, 그 실효적인 불순물 농도는 실리콘 기판(11)의 실효적인 불순물 농도보다 높다. p형 웰(72)은 고내압 트랜지스터(71)를 주위로부터 전기적으로 분리하는 것이다.
그리고, 장치(2)에 있어서는, STI(66)에서의 반도체 영역(67)에 면한 부분이, 소스ㆍ드레인 영역(70)의 하방에 있어서 반도체 영역(67)의 내부를 향하여 돌출되어 있다. 이에 의해, 반도체 영역(67)의 하부, 즉 소스ㆍ드레인 영역(70)이 형성되어 있는 부분보다 하방 부분의 폭 Wb는, 반도체 영역(67)의 상부, 즉 소스ㆍ드레인 영역(70)이 형성되어 있는 부분의 폭 Wa보다 좁게 되어 있다. 이와 같이 반도체 영역(67)의 하부에는 잘록한 부분(73)이 형성되어 있다. 또한, 반도체 영역(67)의 폭은, 반도체 영역(67)의 하단부 이외의 부분에서 가장 좁게 되어 있다.
다음으로, 본 실시 형태의 작용 효과에 대하여 설명한다.
본 실시 형태에 있어서는, 전술한 바와 같이 반도체 영역(67)의 하부가 잘록해져 있음으로써, STI(66)에 의해 구획된 반도체 영역(67) 전체의 체적이 감소하고, 그만큼 반도체 영역(67)에 형성된 공핍층 D가 하방으로 넓어지기 쉬워진다. 이에 의해, 실리콘 기판(11)에서의 공핍층 D를 제외한 부분과 게이트 전극(68) 사이의 용량, 즉 게이트 전극(68)으로부터 본 기판 용량이 감소한다. 이 결과, 기판 바이어스 특성이 양호해져, 고내압 트랜지스터(71)의 전송 능력이 향상된다. 반도체 영역(67)은, 그 하부, 즉 한쌍의 소스ㆍ드레인 영역(70)이 형성되어 있는 부분보다 하방의 부분에 있어서 잘록해져 있으므로, 고내압 트랜지스터(71)의 채널 폭(반도체 영역(67)과 게이트 전극(68)의 교점 부분에서의 Y방향의 폭)이 작아지지 않는다. 그 결과, 소스ㆍ드레인 영역(70) 사이를 흐르는 전류에는 영향을 주지 않고, 충분한 소스ㆍ드레인 전류를 확보할 수 있다.
또한, 반도체 영역(67)의 하부가 잘록해져 있음으로써, 소스ㆍ드레인 영역(70)과 p형 웰(72) 사이의 3차원적인 전류 경로 L이, 소스ㆍ드레인 영역(70)과 p형 웰(72) 사이의 직선 거리에 대하여 길어진다. 이에 의해, p형의 반도체 기판(11)과 n+형의 소스ㆍ드레인 영역(70)의 계면을 기점으로 하여 발생한 공핍층 D가 p형 웰(72)에 도달하기 어려워져, 고내압 트랜지스터(71)의 접합 내압이 향상된다. 특히, 높은 전압을 전송할 필요가 있는 고내압 트랜지스터(71)에 있어서, 이러한 형상의 반도체 영역(67)을 적용함으로써, 전술한 효과를 유효하게 발휘할 수 있다.
또한, 본 실시 형태에 관한 반도체 기억 장치(2)는, 전술한 제1 실시 형태에 관한 반도체 기억 장치(1)와 마찬가지의 방법에 의해 제조할 수 있다. 즉, 본 실시 형태에서의 고내압 트랜지스터(71)를 포함하는 주변 회로 영역은, 메모리 어레이 영역을 형성하는 공정과 동일한 공정으로 형성할 수 있다. 그 결과, 전술한 제1 실시 형태와 비교하여 공정수를 늘리지 않고, 본 실시 형태에 관한 반도체 기억 장치(2)를 제조하는 것이 가능해진다. 본 실시 형태에서의 상기 이외의 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
또한, 메모리 어레이 영역의 STI(16)와 주변 회로 영역의 STI(66)는, 별개의 공정에서 형성하여도 된다. 통상, 고내압 트랜지스터(71)의 주위에 형성되는 STI(66)의 폭은, 액티브 에리어 AA 사이에 형성되는 STI(16)의 폭보다 넓기 때문에, 양자를 동일 조건에서 형성하면, 반도체 영역(67)의 형상 및 액티브 에리어 AA의 형상의 양쪽을 고정밀도로 제어하는 것이 곤란해지는 경우가 있다. 이러한 경우에는 STI(16)와 STI(66)를 다른 공정에서 형성함으로써, 액티브 에리어 AA의 형상 및 반도체 영역(67)의 형상을 서로 독립적으로 제어하고, 액티브 에리어 AA의 중간 부분(27) 및 반도체 영역(67)의 잘록한 부분(73)의 형성 위치를 모두 정확하게 제어할 수 있다.
다음으로, 본 실시 형태의 비교예에 대하여 설명한다.
도 15의 (a)는 본 비교예에 관한 반도체 기억 장치의 고내압 트랜지스터를 예시하는 평면도이고, 도 15의 (b)는 (a)에 도시하는 C-C'선을 따르는 단면도이다.
도 15의 (a) 및 (b)에 도시한 바와 같이, 본 비교예에 관한 반도체 기억 장치(102)에 있어서는, 반도체 영역(67)의 하부가 잘록해져 있지 않고, 반도체 영역(67)과 STI(66)의 계면이 평면 형상이다.
본 비교예에 있어서는, 반도체 영역(67)의 하부가 잘록해져 있지 않기 때문에, 공핍층이 하방으로 연장되기 어렵고, 게이트 전극(68)으로부터 본 기판 용량이 커진다. 이로 인해, 기판 바이어스 특성이 낮고, 고내압 트랜지스터(71)의 전송 능력이 낮다. 또한, 전류 경로 L을 길게 하여 접합 내압을 확보하기 위해서는, 소스ㆍ드레인 영역(70)과 p형 웰(72) 사이의 직선 거리를 크게 할 필요가 있어, 소자간 면적을 축소하는 것이 곤란하다.
이상, 실시 형태 및 그 변형예를 참조하여 본 발명을 설명하였지만, 본 발명은 이들 실시 형태 및 변형예에 한정되는 것이 아니다. 전술한 각 실시 형태 및 각 변형예는 서로 조합하여 실시할 수 있다. 또한, 전술한 각 실시 형태 및 각 변형예에 대하여, 당업자가 적절하게 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도 본 발명의 요지를 구비하고 있는 한 본 발명의 범위에 포함된다. 예를 들어, 전술한 제1 실시 형태에 있어서는, 전하 축적 부재로서 도전성 재료로 이루어지는 플로팅 게이트 전극을 사용하는 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 전하 축적 부재로서 절연성 재료로 이루어지는 전하 축적막을 사용하여도 된다. 예를 들어, 반도체 기억 장치를 MONOS(metal-oxide-nitride-oxide-silicon)형의 기억 장치로 하여도 된다. 또한, 전술한 각 실시 형태 및 각 변형예에 있어서, 메모리 트랜지스터를 다치 트랜지스터로 하여도 된다.

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  13. 반도체 기판과,
    상기 반도체 기판의 상층 부분에 형성되고, 상기 상층 부분을 반도체 영역으로 구획하는 소자 분리 절연체와,
    상기 반도체 영역의 바로 위 영역의 일부에 형성된 게이트 전극과,
    상기 반도체 영역과 상기 게이트 전극 사이에 형성된 게이트 절연막과,
    상기 반도체 영역에서의 상기 게이트 전극의 바로 아래 영역을 사이에 두는 영역에 형성된 한쌍의 소스ㆍ드레인 영역을 구비하고,
    상기 반도체 영역에서의 상기 소스ㆍ드레인 영역이 형성되어 있는 부분보다 하방 부분의 채널 길이 방향의 폭은, 상기 소스ㆍ드레인 영역이 형성되어 있는 부분의 채널 길이 방향의 폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 반도체 기판에서의 상기 소자 분리 절연체의 바로 아래 영역에 형성되고, 도전형이 상기 반도체 영역의 도전형과 동일하고, 실효적인 불순물 농도가 상기 반도체 영역의 실효적인 불순물 농도보다 높은 웰을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
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  21. 제13항 또는 제14항에 있어서,
    상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적부와, 상기 전하 축적부 상에 형성된 컨트롤 전극을 구비한 메모리 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제21항에 있어서,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 한 쌍의 소스ㆍ드레인 영역은 고내압 트랜지스터를 구성하고,
    상기 고내압 트랜지스터보다 내압이 낮은 저내압 트랜지스터를 더 포함하며,
    상기 고내압 트랜지스터 및 상기 저내압 트랜지스터는 상기 메모리 트랜지스터를 구동하는 주변 회로를 구성하는 것을 특징으로 하는 반도체 기억 장치.

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