JP2013093546A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、制御ゲート電極CGと半導体基板との間に形成された絶縁膜3と、メモリゲート電極MGと半導体基板との間および制御ゲート電極CGとメモリゲート電極MGとの間に形成された絶縁膜5であって、その内部に電荷蓄積部を有する絶縁膜5と、を有する。この絶縁膜5は、第1膜5Aと、第1膜5A上に配置された電荷蓄積部となる第2膜5Nと、第2膜5N上に配置された第3膜5Bと、を有し、第3膜5Bは、制御ゲート電極CGとメモリゲート電極MGとの間に位置するサイドウォール膜5sと、メモリゲート電極MGと半導体基板との間に位置するデポ膜5dとを有する。かかる構成によれば、絶縁膜5の角部における距離D1を大きくすることができ、電界集中を緩和できる。
【選択図】図3
Description
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。
図1および図2は、本実施の形態の半導体装置を示す要部断面図であり、図3は、図1のメモリセル部の断面図である。
図4は、メモリセルMCの等価回路図である。図示するように、ドレイン領域(MD)とソース領域(MS)との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図5は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図5の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極MGに印加する電圧Vmg、ソース領域(ソース領域MS)に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域(ドレイン領域MD)に印加する電圧Vd(例えば、Vdd=1.5V)、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図5の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層(電荷蓄積部)である窒化シリコン膜(5N)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
次いで、図9〜図38を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図9〜図38は、本実施の形態の半導体装置の製造工程を示す要部断面図である。このうち、図15〜図22は、メモリセル領域の要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aおよび3Aは、周辺回路領域を示し、2Aには、nチャネル型MISFETQnが、3Aには、容量素子Cが形成される。
前述したように、制御ゲート電極CG上に、窒化シリコン膜CP2および酸化シリコン膜CP1を有する図3の構成に対し、図39に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1を省略した構成としてもよい。図39は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
図40(A)および(B)は、本実施の形態の変形例1の半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜5sの構成以外は、上記形態(図3等参照)と同様であるため、その詳細な説明を省略する。
図41は、本実施の形態の変形例2の半導体装置のメモリセルの構成を示す要部断面図である。
上記形態(図3等参照)においては、図面を簡易にするため、メモリゲート電極MGのソース領域(MS)側の端部(側面)をほぼ垂直に記載している。しかしながら、図42中の矢印でに示すように、メモリゲート電極MGの端部が、サイドウォール膜(側壁膜)5sの形状に対応してソース領域(MS)側に突出していてもよい(図中の矢印部参照)。図42は、本実施の形態の半導体装置の他の構成(変形例3)を示す要部断面図である。
実施の形態1においては、絶縁膜(ONO膜)5を構成する、第1膜(下層膜)5A、第2膜(中層膜)5Nおよび第3膜(上層膜)5Bのうち、第3膜をサイドウォール膜(側壁膜)5sとデポ膜(堆積膜)5dとの積層膜で構成したが、第1膜5Aをサイドウォール膜(側壁膜)5sとデポ膜(堆積膜)5dとの積層膜で構成してもよい。言い換えれば、実施の形態1においては、絶縁膜(ONO膜)5のメモリゲート電極MG側(外側、上層側)にサイドウォール膜(側壁膜)5sを設けたが、絶縁膜(ONO膜)5の制御ゲート電極CG側(内側、下層側)にサイドウォール膜(側壁膜)5sを設けてもよい。
前述したように、制御ゲート電極CG上に、窒化シリコン膜CP2および酸化シリコン膜CP1を有する図45の構成に対し、図54に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1を省略した構成としてもよい。
図55は、本実施の形態の変形例Aの半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜5sの構成以外は、上記形態(図45等参照)と同様であるため、その詳細な説明を省略する。
図56は、本実施の形態の変形例Bの半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜5sの構成以外は、上記形態(図45等参照)と同様であるため、その詳細な説明を省略する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。
図57および図58は、本実施の形態の半導体装置を示す要部断面図であり、図59は、図57のメモリセル部の断面図である。
図60は、メモリセルMCの等価回路図である。図示するように、ドレイン領域(MD)とソース領域(MS)との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図61は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図61の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極MGに印加する電圧Vmg、ソース領域(ソース領域MS)に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域(ドレイン領域MD)に印加する電圧Vd(例えば、Vdd=1.5V)、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図61の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層(電荷蓄積部)である窒化シリコン膜(5N)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
次いで、図64〜図93を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図64〜図93は、本実施の形態の半導体装置の製造工程を示す要部断面図である。このうち、図70〜図77は、メモリセル領域の要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aおよび3Aは、周辺回路領域を示し、2Aには、nチャネル型MISFETQnが、3Aには、容量素子Cが形成される。
図94〜図96は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
前述したように、絶縁膜(ONO膜)5を構成する第1膜(下層膜)のうち、酸化シリコン膜(デポ膜)5dは、熱酸化法またはCVD法で形成することができる。図72等においては、CVD法で形成した場合の酸化シリコン膜(デポ膜)5dの形状を示してあるが、熱酸化法で酸化シリコン膜(デポ膜)5dを形成した場合には、図94に示す構成となる。
前述したように、制御ゲート電極CG上に、窒化シリコン膜CP2および酸化シリコン膜CP1を有する図59の構成に対し、図95に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1を省略した構成としてもよい。
図59等においては、サイドウォール膜5sを曲面状(その断面図においては円弧状)に記載したが、サイドウォール膜5sの形状については、当該形状に限定されるものではない。図96を参照しながら、サイドウォール膜5sの形状例について説明する。
[付記1]
(a)半導体基板上に第1絶縁膜を介して第1ゲート電極を形成する工程と、
(b)前記半導体基板上および前記第1ゲート電極の表面および側面に、内部に電荷蓄積部を有する前記第2絶縁膜を形成する工程と、
(c)前記第1ゲート電極の側壁部に前記第2絶縁膜を介して第2ゲート電極を形成する工程と、を有し、
前記(b)工程は、第1膜、第2膜および第3膜を有する前記第2絶縁膜を形成する工程であって、
(b1)前記半導体基板上および前記第1ゲート電極の表面および側面に第1膜を形成する工程と、
(b2)前記第1膜上に前記電荷蓄積部となる第2膜を形成する工程と、
(b3)前記第2膜上に第1堆積膜を形成する工程と、
(b4)前記第1堆積膜を異方的にエッチングすることにより、前記第1ゲート電極の側壁部に、前記第1膜および前記第2膜を介して、側壁膜を形成する工程と、
(b5)前記第2膜および前記側壁膜上に第2堆積膜を形成することにより、前記側壁膜と前記第2堆積膜を有する第3膜を形成する工程と、
を有する半導体装置の製造方法。
[付記2]
前記第1膜の膜厚は、2nm以下である付記1記載の半導体装置の製造方法。
[付記3]
(a)半導体基板上に第1絶縁膜を介して第1ゲート電極を形成する工程と、
(b)前記半導体基板上および前記第1ゲート電極の表面および側面に、内部に電荷蓄積部を有する前記第2絶縁膜を形成する工程と、
(c)前記第1ゲート電極の側壁部に前記第2絶縁膜を介して第2ゲート電極を形成する工程と、を有し、
前記(b)工程は、第1膜、第2膜および第3膜を有する前記第2絶縁膜を形成する工程であって、
(b1)前記半導体基板上および前記第1ゲート電極の表面および側面に第1堆積膜を形成する工程と、
(b2)前記第1堆積膜を異方的にエッチングすることにより、前記第1ゲート電極の側壁部に、側壁膜を形成する工程と、
(b3)前記半導体基板上、前記第1ゲート電極の表面および前記側壁膜上に第2堆積膜を形成することにより、前記側壁膜と前記第2堆積膜を有する第1膜を形成する工程と、
(b4)前記第1膜上に前記電荷蓄積部となる第2膜を形成する工程と、
(b5)前記第2膜上に第3膜を形成する工程と、
を有する半導体装置の製造方法。
[付記4]
前記第2堆積膜の膜厚は、2nm以下である付記3記載の半導体装置の製造方法。
[付記5]
半導体基板と、
前記半導体基板の上方に配置された第1ゲート電極と、
前記半導体基板の上方に、前記第1ゲート電極と隣り合うように配置された第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、
前記第2絶縁膜は、
第1膜と、
前記第1膜上に配置された前記電荷蓄積部となる第2膜と、
前記第2膜上に配置された第3膜と、を有し、
前記第1膜は、
前記第1ゲート電極と前記第2ゲート電極との間に位置する側壁膜と、
前記第2ゲート電極と前記半導体基板との間に位置する堆積膜と、を有し、
前記電荷蓄積部には、電子が蓄積され、
前記電荷蓄積部に蓄積された電子は、トンネル現象により前記第2ゲート電極側から正孔を前記第3膜を介して前記電荷蓄積部に注入することにより消去される半導体装置。
[付記6]
前記堆積膜は、前記側壁膜と前記第2ゲート電極との間にも延在している付記5記載の半導体装置。
[付記7]
前記側壁膜の高さおよび幅は、10nm以上20nm以下である付記5記載の半導体装置。
[付記8]
前記第2ゲート電極と前記半導体基板との間に位置する前記堆積膜の膜厚は、6nm以下である付記5記載の半導体装置。
[付記9]
前記第2ゲート電極と前記半導体基板との間に位置する前記堆積膜の膜厚は、2nm以上である付記8記載の半導体装置。
[付記10]
前記第3膜は、酸窒化シリコン膜である付記5記載の半導体装置。
[付記11]
前記第1膜の前記堆積膜は、酸化シリコン膜である付記10記載の半導体装置。
[付記12]
前記第2ゲート電極は不純物イオンを含有し、前記第2ゲート電極の下部の不純物濃度は、前記第2ゲート電極の上部の不純物濃度より低い付記5記載の半導体装置。
[付記13]
前記不純物イオンは、n型の不純物イオンである付記12記載の半導体装置。
[付記14]
前記第2ゲート電極の下部は、真性半導体である付記13記載の半導体装置。
1A メモリセル領域
2 素子分離領域
2A 周辺回路領域
3 絶縁膜
3A 周辺回路領域
4 シリコン膜
5 絶縁膜
5A 酸化シリコン膜(酸窒化シリコン膜、第1膜)
5B 酸化シリコン膜(第3膜)
5N 窒化シリコン膜(第2膜)
5d デポ膜(酸化シリコン膜)
5s サイドウォール膜
6 シリコン膜
7 n−型半導体領域
7a n−型半導体領域
7b n−型半導体領域
8 n+型半導体領域
8a n+型半導体領域
8b n+型半導体領域
11 金属シリサイド層
12 絶縁膜
13a バリア導体膜
13b 主導体膜
14 溝用絶縁膜
C 容量素子
CG 制御ゲート電極
CP1 酸化シリコン膜
CP2 窒化シリコン膜
GE ゲート電極
M1 第1層配線
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
PG プラグ
PW1 p型ウエル
PW2 p型ウエル
Pa 上部電極
Pb 下部電極
Qn nチャネル型MISFET
SP1 シリコンスペーサ
SW 側壁絶縁膜
hA 正孔分布領域
θa 角度
θb 角度
Claims (20)
- 半導体基板と、
前記半導体基板の上方に配置された第1ゲート電極と、
前記半導体基板の上方に、前記第1ゲート電極と隣合うように配置された第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、
前記第2絶縁膜は、
第1膜と、
前記第1膜上に配置された前記電荷蓄積部となる第2膜と、
前記第2膜上に配置された第3膜と、を有し、
前記第3膜は、
前記第1ゲート電極と前記第2ゲート電極との間に位置する側壁膜と、
前記第2ゲート電極と前記半導体基板との間に位置する堆積膜とを有する半導体装置。 - 前記堆積膜は、前記側壁膜と前記第2ゲート電極との間にも延在している請求項1記載の半導体装置。
- 前記側壁膜は、その上方から下方にかけてその膜厚が大きくなるテーパー形状を有する請求項1記載の半導体装置。
- 前記側壁膜の上部は、前記第2ゲート電極の上部より低い位置に配置される請求項1記載の半導体装置。
- 前記第1ゲート電極上には、第3絶縁膜が配置され、
前記側壁膜の上部は、前記第3絶縁膜の上部より低い位置に配置される請求項1記載の半導体装置。 - 前記側壁膜の上部は、前記第1ゲート電極の上部より低い位置に配置される請求項1記載の半導体装置。
- 前記側壁膜の側面と、前記第2ゲート電極と前記半導体基板との間に位置する前記堆積膜の表面とのなす角は、90°以上である請求項3記載の半導体装置。
- 前記第1ゲート電極と前記第2ゲート電極との間に位置する前記第1膜の膜厚は、2nm以下である請求項1記載の半導体装置。
- 前記電荷蓄積部には、電子が蓄積され、
前記電荷蓄積部に蓄積された電子は、トンネル現象により前記半導体基板に生じた正孔を、前記第1ゲート電極と前記第2ゲート電極との間に位置する前記第1膜を介して、前記電荷蓄積部に注入することにより消去される請求項1記載の半導体装置。 - 半導体基板と、
前記半導体基板の上方に配置された第1ゲート電極と、
前記半導体基板の上方に、前記第1ゲート電極と隣合うように配置された第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、
前記第2絶縁膜は、
第1膜と、
前記第1膜上に配置された前記電荷蓄積部となる第2膜と、
前記第2膜上に配置された第3膜と、を有し、
前記第1膜は、
前記第2ゲート電極と前記半導体基板との間に位置する第1部の膜厚より、前記第1ゲート電極と前記第2ゲート電極との間に位置する第2部であって、その下方に位置する膜の膜厚が大きく、
前記電荷蓄積部には、電子が蓄積され、
前記電荷蓄積部に蓄積された電子は、トンネル現象により前記半導体基板に生じた正孔を前記第1部を介して前記電荷蓄積部に注入することにより消去される半導体装置。 - 前記第1膜は、
前記第1ゲート電極と前記第2ゲート電極との間に位置する側壁膜と、
前記第2ゲート電極と前記半導体基板との間に位置する堆積膜と、を有する請求項10記載の半導体装置。 - 前記堆積膜は、前記側壁膜と前記第2ゲート電極との間にも延在している請求項11記載の半導体装置。
- 前記側壁膜は、
前記第1ゲート電極の上方から下方にかけてその膜厚が大きくなるテーパー形状を有する請求項11記載の半導体装置。 - 前記側壁膜の上部は、前記第2ゲート電極の上部より低い位置に配置される請求項11記載の半導体装置。
- 前記第1ゲート電極上には、第3絶縁膜が配置され、
前記側壁膜の上部は、前記第3絶縁膜の上部より低い位置に配置される請求項11記載の半導体装置。 - 前記側壁膜の上部は、前記第1ゲート電極の上部より低い位置に配置される請求項11記載の半導体装置。
- 前記側壁膜の側面と、前記第2ゲート電極と前記半導体基板との間に位置する前記堆積膜の表面とのなす角は、90°以上である請求項11記載の半導体装置。
- 前記第2ゲート電極と前記半導体基板との間に位置する堆積膜の膜厚は、2nm以下である請求項11記載の半導体装置。
- (a)半導体基板上に第1絶縁膜を介して第1ゲート電極を形成する工程と、
(b)前記半導体基板上および前記第1ゲート電極の表面および側面に、内部に電荷蓄積部を有する前記第2絶縁膜を形成する工程と、
(c)前記第1ゲート電極の側壁部に前記第2絶縁膜を介して第2ゲート電極を形成する工程と、を有し、
前記(b)工程は、第1膜、第2膜および第3膜を有する前記第2絶縁膜を形成する工程であって、
(b1)前記半導体基板上および前記第1ゲート電極の表面および側面に第1膜を形成する工程と、
(b2)前記第1膜上に前記電荷蓄積部となる第2膜を形成する工程と、
(b3)前記第2膜上に第1堆積膜を形成する工程と、
(b4)前記第1堆積膜を異方的にエッチングすることにより、前記第1ゲート電極の側壁部に、前記第1膜および前記第2膜を介して、側壁膜を形成する工程と、
(b5)前記第2膜および前記側壁膜上に第2堆積膜を形成することにより、前記側壁膜と前記第2堆積膜を有する第3膜を形成する工程と、
を有する半導体装置の製造方法。 - 前記(c)工程は、
(c1)前記第2絶縁膜上に、導電性膜を形成する工程と、
(c2)前記導電性膜を異方的にエッチングすることにより、前記第1ゲート電極の側壁部に前記第2絶縁膜を介して前記導電性膜を残存させることにより、前記第2ゲート電極を形成する工程と、
を有する請求項19記載の半導体装置の製造方法。
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