JP2005123518A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】 電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】 電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。
【選択図】 図１
【解決手段】 電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。
【選択図】 図１
Description
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することにより、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。このような論理用半導体装置との混載に適した不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート型メモリセルが挙げられる。この構造を採用するとメモリを制御する周辺回路の面積が小さくて済むために、混載用途では主流となっている。関連する公知技術文献としては、例えば特許文献１、特許文献２、非特許文献１および非特許文献２が挙げられる。
記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式（特許文献２、非特許文献１）と、窒化珪素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式（特許文献１、非特許文献２）がある。フローティングゲート方式は携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良い。しかし微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化、高集積化を目的とした微細化の限界が近づいている。導電体に電荷を蓄えるためリークパスとなる酸化膜欠陥に弱く、酸化膜欠陥が存在するメモリセルでは極端に電化保持寿命が低下する。一方、ＭＯＮＯＳ方式は一般的には電荷保持特性がフローティングゲートに比べて劣り、閾電圧は時間の対数で低下していく傾向にある。このため古くから知られた方式ではありながら一部の製品でのみ実用化されるに留まっていた。しかし、絶縁体に電荷を蓄えるため酸化膜欠陥に強く、８ｎｍ以下の薄い酸化膜を用いることも可能で微細化に適すること、欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいこと、などから近年、微細化の進展につれて再び注目されている。
特に微細化に適したスプリットゲート構造として、自己整合を利用して片方のＭＯＳ型トランジスタをサイドウォールで形成する構造がある（特許文献１、非特許文献２）。この場合、ホトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するトランジスタのゲート長はホトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタ各々をホトマスクで形成する従来の構造に比べより微細なメモリセルを実現できる。
自己整合を用いたスプリットゲート型メモリセルの中でも、例えば非特許文献２に開示される自己整合ゲート側をＭＯＮＯＳ構造で形成したセルは、高速な論理回路部との混載に適する。構造上、選択ゲート側を先に形成するため、シリコン基板界面の品質が良い状態で、選択ゲートと、同時に形成する論理回路部のゲート酸化膜を形成できる。界面品質に敏感な高速動作用の薄膜ゲートのトランジスタを作成できるため、混載する論理回路部と選択ゲートの性能が向上する。
特開平５−０４８１１３号公報
特開平５−１２１７００号公報
アイ・イー・イー・イー，ブイエルスアイ・テクノロジー・シンポジウム（IEEE, VLSI Technology Symposium）、１９９４年予稿集７１ページ乃至７２ページ
アイ・イー・イー・イー，ブイエルスアイ・テクノロジー・シンポジウム（IEEE, VLSI Technology Symposium）、１９９７年予稿集６３ページ乃至６４ページ
上記自己整合ゲートをＭＯＮＯＳ構造で形成するメモリセルは、原理的に微細化、高速化に適している反面、メモリセル構造に起因して電荷保持特性が本来期待できる水準以下となること、自己整合ゲート電極の製造マージンが少ない、という課題がある。
電荷保持特性に関して、図２に示すように自己整合ゲート電極１０の絶縁膜である酸化珪素膜１１、窒化珪素膜１２、酸化珪素膜１３（以下ＯＮＯ膜とする）にはワード線に垂直な断面から見てＬ字型のコーナー部分１４が存在する。電子はソースサイドインジェクション方式を用いた書き込み動作によって、主にＬ字コーナー付近の窒化珪素膜に注入される。ＯＮＯ膜下層の酸化珪素膜１１（ボトム酸化膜とする）は通常、熱酸化工程で形成するが、中層の窒化珪素膜１２と上層の酸化珪素膜１３（トップ酸化膜とする）は化学気相堆積法（ＣＶＤ法）を用いて形成するため、ＣＶＤ法の性質からコーナー部の膜厚が局所的に薄くなりやすい。コーナー部での薄膜化は一般に窒化珪素膜より酸化珪素膜で顕著である。例えば一般的なシラン系ソースガスの熱分解で酸化珪素膜を堆積するＣＶＤ法では、垂直パターン側壁への堆積膜厚は平坦部の８割以下であり、コーナー部近傍は特に薄膜化する。窒化珪素膜中の電荷の抜けを防止するトップ酸化膜が電荷密度の高いコーナー部で薄膜化するため、本来堆積した膜厚から期待される電荷保持特性を下回る。トップ酸化膜の堆積膜厚を増加すれば電荷保持特性は向上するが、ゲート絶縁膜厚の増加はオン電流減少などトランジスタ特性の悪化につながり好ましくない。
次に、自己整合ゲート電極の製造マージンに関して図２を用いて説明する。自己整合ゲート電極１０は先に形成した選択トランジスタ上１５にＯＮＯ膜１１〜１３を堆積し、続けて電極材料となる不純物をドープした多結晶シリコンを堆積し、異方性ドライエッチングによるエッチバックで選択トランジスタのゲート電極側壁のみに多結晶シリコンを残したサイドウォールとして形成する。続けて片側の多結晶シリコンのサイドウォールを除去した後、さらにもう一度酸化珪素膜のサイドウォール１６および１７を形成して最終的に図２のメモリセル構造が完成する。外側の酸化珪素膜のサイドウォール１７は、シリサイド工程で自己整合ゲート電極のシリサイド部１８とシリコン基板上の高濃度拡散層のシリサイド部１９の短絡を防止する役割がある。ところが、外側の酸化珪素膜のサイドウォール１７の下地は自己整合電極１０のサイドウォール曲面であるため異方性エッチング時の加工マージンが少なく、エッチングの過不足で電極シリサイド化のための露出部分（自己整合ゲート電極シリサイド部１８に相当）が開かない、あるいは高濃度拡散層との分離距離が不足し短絡する、といった欠陥が発生しやすい。さらに、自己整合電極１０と選択ゲート電極１５の間も距離が近いためシリサイドが短絡しやすいという製造上の課題がある。本発明のもう一つの目的は、これらシリサイド工程に必要な加工マージンを確保する方法を提供することにある。
本発明の目的の一つは、不揮発性半導体記憶装置において、全体膜厚を増加させずに電荷保持特性を向上する技術を提供することにある。
本発明のもう一つの目的は、不揮発性半導体記憶装置において、シリサイド工程に必要な加工マージンを確保する技術を提供することにある。
本発明のもう一つの目的は、不揮発性半導体記憶装置において、シリサイド工程に必要な加工マージンを確保する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
上記第１の目的である電荷保持特性向上を達成するためには、選択ゲート側壁面と基板面が成す角度を適切な範囲に制御する。図３に示すように、電荷保持膜である窒化珪素膜を堆積する直前の選択ゲート電極の側面に形成された絶縁膜の表面とシリコン基板面との角度２０が９５度以上１８０度未満の範囲にあるように制御する。そのために、前記絶縁膜形成前の選択ゲート電極側面のテーパー角６１を制御する。テーパー角６１は前記絶縁膜の形成方法により異なり、ウエット酸化法で形成する場合は１００度以上１８０度未満に制御し、ドライ酸化法またはＩＳＳＧ酸化法で形成する場合は９５度以上１８０度未満に制御する。選択ゲート電極側壁のテーパーはドライエッチング条件によって制御できる。選択ゲート側壁と基板面が成す角度を鈍角方向に緩和すると、ＣＶＤ法のステップカバレッジが向上して窒化珪素膜と酸化珪素膜のコーナー部分での薄膜化を抑制できる。しかし、必要以上の角度緩和はゲート電極の占有面積を増加し微細化を妨げること、また選択ゲート下端が逆に鋭角化し電界集中による信頼性低下が起こることから、緩和角度は１５０度までが好ましい。
上記第２の目的であるゲート電極シリサイド工程の製造マージン増大に対しては、自己整合電極をシリサイド化に好ましい形状で形成するために、図４に示すように選択ゲート側壁のリセス量２１を自己整合ゲート電極１０のゲート長の三分の一以上に制御する。リセスした選択ゲート側壁形状に対して、自己整合ゲート電極材料となるポリシリコンはＣＶＤ法でのステップカバレッジが良いため側壁形状に倣ってオーバーハングした形で堆積される。オーバーハング形状があるために、異方性ドライエッチの際にエッチバック量を増加しても自己整合ゲート電極１０のゲート長が変化しにくい。また自己整合ゲート電極１０の電極上部に２２で示す傾斜の不連続部が確実に形成され、続く外側酸化珪素膜のサイドウォール１７の形状制御が容易になる。外側酸化珪素膜のサイドウォール１７は、自己整合ゲート電極１０のシリサイド化のため、自己整合ゲート電極シリサイド部１８となる部分が露出するまでエッチバックする必要がある一方、基板上の高濃度拡散層シリサイド部１９と自己整合ゲート電極１０の分離距離を確保してシリサイド短絡を防ぐためにエッチバック量が制限される。両者を満たすためには、エッチバック時に自己整合ゲート電極シリサイド部１８となる部分を覆う領域の除去速度が速く、高濃度拡散層シリサイド部１９となる部分と自己整合ゲート電極シリサイド部１８となる部分を分離する酸化珪素膜のサイドウォール１７の除去速度が遅いほど好ましい。自己整合ゲート電極１０に不連続部２２が確実に形成される本発明の方法によると、自己整合ゲート電極１８を覆う酸化珪素膜のサイドウォール１７の一部分と傾斜角度の不連続部２２よりも低い位置にある酸化珪素膜のサイドウォール１７の一部分で異方性エッチバックの速度差がつくために上記を満たすことが容易になる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
スプリットゲート型セル構造を用いたＭＯＮＯＳ型不揮発メモリにおいて、電荷を蓄えるＯＮＯ膜コーナー部の異常薄膜化を抑制できるため、電荷保持特性が向上する。特に微細化に適した自己整合構造メモリセルの電荷保持特性を向上できることから、オン電流を増加させ高速動作が可能な不揮発メモリ混載マイコンを提供できる。またメモリセルが微細化できるため、製造コストを低減することができる。
また、自己整合構造を用いたスプリットゲート型セルのシリサイド化を安定に行えるため、歩留まりが向上し製造コストを低減できる。また、自己整合ゲート電極のシリサイド化による低抵抗化を実現することで高速動作に適し、かつ、自己整合ゲート電極の低抵抗化のために必要であったシャントを削減でき、レイアウト設計の自由度が広がるとともにメモリアレー面積を低減し、低コスト化を実現することができる。
さらに、選択ゲート電極をリセスさせる方法によって、選択ゲート電極のゲート長がホトリソグラフィの下限を超えて微細化できるために、オン電流を増加させ、高速動作を実現することができる。また、選択ゲート電極側壁を垂直に近い形状に加工できることにより、ＯＮＯ膜のイオン注入ダメージを低減し、電荷保持特性を向上することができる。
以上の効果を合わせることにより、高速動作が可能で、かつ電荷保持特性に優れたスプリットゲート型セル構造を用いたＭＯＮＯＳ型不揮発メモリを実現できるため、不揮発性メモリを混載した組み込み型マイコンの性能向上と製造コスト低減が可能になる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
まず、以下の実施の形態中で共通なメモリアレーの構成図を図５に示す。各メモリセルはソース線３０を共通として、各メモリセルを選択する選択トランジスタのゲート電極となる選択ゲート線３１と、不揮発性記憶型ＭＯＳトランジスタのゲート電極となるワード線３２が平行に配置される。図中３３は素子分離領域を表す。これらに垂直な方向に、各メモリセルのドレインに接続するビット線３４が配置される。図中の３５はメモリセルのドレインとビット線のコンタクト部である。以下、各実施の形態のメモリセルは上記構成のメモリアレー中で実現したものであるが、本発明のメモリセルを適用可能なメモリアレー構成を限定するものではない。
（実施の形態１）
以下、メモリセル部の製造工程を順に示す。図６から図１６まではメモリセルのワード線に垂直な断面の拡大図である。図５の線(Ａ)(Ｂ)で示した断面図に相当する。ワード線に垂直な方向には素子間を電気的に分離するために一般的な浅溝素子分離領域３３が形成されており、シリコン基板表面は界面品質向上のため犠牲酸化を行った後にゲート酸化膜４０を形成する（図６）。続いてＣＶＤ法を用いて選択ゲートの電極材料である多結晶シリコン４１を２５０ｎｍの厚さで堆積し、加工時のマスクとなるキャップ酸化膜４２をＣＶＤ法で５０ｎｍ堆積する。ホトレジストを塗布し、ホトレジストをホトリソグラフィ工程により幅１８０ｎｍでパターニングした後、ホトレジストをマスクとしてキャップ酸化膜４２をドライエッチングにより加工し、続けて多結晶シリコンをドライエッチングにより加工した段階が図７である。このとき、後に堆積するＯＮＯ膜のコーナー部での異常薄膜化を抑制するために、ドライエッチングの垂直加工性を減少させて選択ゲート電極の側壁の形成角度６１（選択ゲート電極のテーパー角）を９５以上１８０度未満に制御する。但し、必要以上の角度緩和は、選択トランジスタのゲート長の増加を招きトランジスタの特性を劣化させたり、メモリセルの面積が大きくなり高集積化の面から好ましくない。また、選択ゲート下端が逆に鋭角化し電界集中による信頼性低下が起こるので、形成角度６１は１５０度までが好ましい。垂直加工性の制御は、エッチング生成物の側壁への堆積を減少させるようにガス種のカーボン含有率を減らすなど一般的な手法を用いて良い。次に電荷蓄積膜となるＯＮＯ膜を形成する。まずボトム酸化膜として７５０〜８５０℃のウェット酸化法を用いて４〜６ｎｍの酸化珪素膜を形成すると図８の状態となる。次に７００℃〜８００℃の熱分解ＣＶＤ法により８〜１２ｎｍの窒化珪素膜を堆積する。最後に、トップ酸化膜として７００℃〜８００℃の熱分解ＣＶＤ法により４〜７ｎｍの酸化珪素膜を堆積した段階が図９である。なおトップ酸化膜は９００℃〜１０００℃のＩＳＳＧ酸化（Ｉｎｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いて窒化珪素膜を４〜７ｎｍの酸化珪素膜に転化して形成しても良い。この場合は酸化珪素膜の５〜７割の厚さの窒化珪素膜が消費されるため、予め酸化膜に転化する膜厚だけ窒化珪素膜を厚く形成する。続けて自己整合電極材料となる多結晶シリコン４３を４５０℃〜５６０℃のＣＶＤ法を用いて５０〜１００ｎｍ堆積した段階が図１０である。このとき、多結晶シリコン４３は電極抵抗を下げる目的であらかじめリンなどの不純物を５×１０20ａｔｏｍｓ／ｃｍ3程度添加した条件で形成する。異方性ドライエッチを用いてエッチバックし、自己整合電極を形成すると図１１となる。スペーサ形状の自己整合電極４４は選択ゲート電極の両側に形成されるため、ホトリソグラフィを用いて選択ゲート電極上部を境にレジストでマスクを形成し、ドライエッチングで片側を除去する。その後、基板上及び選択ゲート電極上に露出したＯＮＯ膜をフッ酸によるウェットエッチングと熱燐酸によるウェットエッチングで除去した段階が図１２となる。ＬＤＤ構造を形成するために選択ゲート電極と自己整合電極をマスクにして不純物を注入する（図示せず）。続けて、自己整合電極に必要なスペーサとして、ＣＶＤ法により酸化珪素膜４５を１００ｎｍ堆積した段階が図１３で、続けて異方性ドライエッチングによりエッチバックすると図１４の状態になる。選択ゲート電極上のキャップ酸化膜４２はこの段階までのＨＦ洗浄とドライエッチングにより徐々に減少し除去されている。この時、選択ゲート及び自己整合電極上部の多結晶シリコンが確実に露出するまでエッチバックする必要がある。基板上の高濃度拡散層４６および４７を形成するためイオン注入法により砒素およびリンを１×１０14〜３×１０15ａｔｏｍｓ／ｃｍ2の密度で注入し、９５０℃、１０秒の熱処理を行い活性化する。高濃度拡散層４６，４７とゲート電極低抵抗化のため、コバルト膜をスパッタ法で堆積した後、５００℃、１分の熱処理によりシリサイド化を行い、酸化珪素膜上の未反応コバルトを除去した段階が図１５である。続けてプラズマＣＶＤ法により窒化珪素膜４８を５０ｎｍ堆積し、層間絶縁膜として３００ｎｍのＰＳＧ（フォスフォシリケートグラス）膜４９を堆積、熱処理の後、プラズマＣＶＤ法によりさらに１２００ｎｍの酸化珪素膜５０を堆積する。ＣＭＰ法（化学機械研磨法）により表面を平坦化した後、ホトリソグラフィによりコンタクトホール部のパターンを露光する。ドライエッチでコンタクトホール５１を開孔し、溝内にスパッタ法による窒化チタン５２を堆積した後、ＣＶＤ法によってさらに窒化チタン、タングステン５３を順に充填する。層間絶縁膜である酸化珪素膜５０の上の余剰のタングステンをＣＭＰ法により除去すると図１６となる。なお、ここでは記載しないが上記工程間には適宜洗浄工程が入る。この後、詳細は省略するが一般的な配線工程を経て前工程が完了する。
以下、メモリセル部の製造工程を順に示す。図６から図１６まではメモリセルのワード線に垂直な断面の拡大図である。図５の線(Ａ)(Ｂ)で示した断面図に相当する。ワード線に垂直な方向には素子間を電気的に分離するために一般的な浅溝素子分離領域３３が形成されており、シリコン基板表面は界面品質向上のため犠牲酸化を行った後にゲート酸化膜４０を形成する（図６）。続いてＣＶＤ法を用いて選択ゲートの電極材料である多結晶シリコン４１を２５０ｎｍの厚さで堆積し、加工時のマスクとなるキャップ酸化膜４２をＣＶＤ法で５０ｎｍ堆積する。ホトレジストを塗布し、ホトレジストをホトリソグラフィ工程により幅１８０ｎｍでパターニングした後、ホトレジストをマスクとしてキャップ酸化膜４２をドライエッチングにより加工し、続けて多結晶シリコンをドライエッチングにより加工した段階が図７である。このとき、後に堆積するＯＮＯ膜のコーナー部での異常薄膜化を抑制するために、ドライエッチングの垂直加工性を減少させて選択ゲート電極の側壁の形成角度６１（選択ゲート電極のテーパー角）を９５以上１８０度未満に制御する。但し、必要以上の角度緩和は、選択トランジスタのゲート長の増加を招きトランジスタの特性を劣化させたり、メモリセルの面積が大きくなり高集積化の面から好ましくない。また、選択ゲート下端が逆に鋭角化し電界集中による信頼性低下が起こるので、形成角度６１は１５０度までが好ましい。垂直加工性の制御は、エッチング生成物の側壁への堆積を減少させるようにガス種のカーボン含有率を減らすなど一般的な手法を用いて良い。次に電荷蓄積膜となるＯＮＯ膜を形成する。まずボトム酸化膜として７５０〜８５０℃のウェット酸化法を用いて４〜６ｎｍの酸化珪素膜を形成すると図８の状態となる。次に７００℃〜８００℃の熱分解ＣＶＤ法により８〜１２ｎｍの窒化珪素膜を堆積する。最後に、トップ酸化膜として７００℃〜８００℃の熱分解ＣＶＤ法により４〜７ｎｍの酸化珪素膜を堆積した段階が図９である。なおトップ酸化膜は９００℃〜１０００℃のＩＳＳＧ酸化（Ｉｎｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いて窒化珪素膜を４〜７ｎｍの酸化珪素膜に転化して形成しても良い。この場合は酸化珪素膜の５〜７割の厚さの窒化珪素膜が消費されるため、予め酸化膜に転化する膜厚だけ窒化珪素膜を厚く形成する。続けて自己整合電極材料となる多結晶シリコン４３を４５０℃〜５６０℃のＣＶＤ法を用いて５０〜１００ｎｍ堆積した段階が図１０である。このとき、多結晶シリコン４３は電極抵抗を下げる目的であらかじめリンなどの不純物を５×１０20ａｔｏｍｓ／ｃｍ3程度添加した条件で形成する。異方性ドライエッチを用いてエッチバックし、自己整合電極を形成すると図１１となる。スペーサ形状の自己整合電極４４は選択ゲート電極の両側に形成されるため、ホトリソグラフィを用いて選択ゲート電極上部を境にレジストでマスクを形成し、ドライエッチングで片側を除去する。その後、基板上及び選択ゲート電極上に露出したＯＮＯ膜をフッ酸によるウェットエッチングと熱燐酸によるウェットエッチングで除去した段階が図１２となる。ＬＤＤ構造を形成するために選択ゲート電極と自己整合電極をマスクにして不純物を注入する（図示せず）。続けて、自己整合電極に必要なスペーサとして、ＣＶＤ法により酸化珪素膜４５を１００ｎｍ堆積した段階が図１３で、続けて異方性ドライエッチングによりエッチバックすると図１４の状態になる。選択ゲート電極上のキャップ酸化膜４２はこの段階までのＨＦ洗浄とドライエッチングにより徐々に減少し除去されている。この時、選択ゲート及び自己整合電極上部の多結晶シリコンが確実に露出するまでエッチバックする必要がある。基板上の高濃度拡散層４６および４７を形成するためイオン注入法により砒素およびリンを１×１０14〜３×１０15ａｔｏｍｓ／ｃｍ2の密度で注入し、９５０℃、１０秒の熱処理を行い活性化する。高濃度拡散層４６，４７とゲート電極低抵抗化のため、コバルト膜をスパッタ法で堆積した後、５００℃、１分の熱処理によりシリサイド化を行い、酸化珪素膜上の未反応コバルトを除去した段階が図１５である。続けてプラズマＣＶＤ法により窒化珪素膜４８を５０ｎｍ堆積し、層間絶縁膜として３００ｎｍのＰＳＧ（フォスフォシリケートグラス）膜４９を堆積、熱処理の後、プラズマＣＶＤ法によりさらに１２００ｎｍの酸化珪素膜５０を堆積する。ＣＭＰ法（化学機械研磨法）により表面を平坦化した後、ホトリソグラフィによりコンタクトホール部のパターンを露光する。ドライエッチでコンタクトホール５１を開孔し、溝内にスパッタ法による窒化チタン５２を堆積した後、ＣＶＤ法によってさらに窒化チタン、タングステン５３を順に充填する。層間絶縁膜である酸化珪素膜５０の上の余剰のタングステンをＣＭＰ法により除去すると図１６となる。なお、ここでは記載しないが上記工程間には適宜洗浄工程が入る。この後、詳細は省略するが一般的な配線工程を経て前工程が完了する。
メモリセルを形成した図１５工程での拡大図を図３に示す。ただし、図３では図１５の右側のセルのみを拡大している。また、拡散層２３は、ＬＤＤ構造と高濃度拡散層とで構成されている。自己整合電極のボトム酸化膜１１を酸化膜品質に優れるウェット酸化法で形成すると、酸化時に露出している選択ゲート電極側壁の多結晶シリコンが増速酸化して図３の６０に示す紡錘形の酸化膜が形成される。このときの様子を図１７に詳しく示す。図１７はドライエッチングで選択ゲート側壁を加工した直後のコーナー部拡大図である。３〜５ｎｍのボトム酸化膜形成時に選択ゲート電極側壁が４〜８ｎｍ増速酸化されて紡錘形の酸化膜６０が形成されるため，図１８に示すように、選択ゲート側壁に形成された酸化膜６０の側面と基板面が成す角度はエッチング後の選択ゲート側壁テーパー角度６１から角度２０へ減少する。これを見込んで，予め選択ゲート電極側壁と基板面の傾斜角度６１を１００度以上で形成すると、酸化後のコーナー部角度２０（ボトム酸化膜のテーパー角）は少なくとも９５度以上となる。このため続けて窒化珪素膜１２と酸化珪素膜１３を堆積した図１９の状態においてコーナー部での異常薄膜化が起こらない。すなわち、トップ酸化膜１３のコーナー部のテーパーの不連続部となる部分の膜厚２４は、トップ酸化膜１３の平坦部での膜厚２５の８割以上の膜厚が得られる。よって良好な電荷保持特性が得られる。
ＯＮＯ膜のボトム酸化膜１１はドライ酸化法またはＩＳＳＧ酸化法で形成しても良い。この場合のメモリセル断面を図２２に示す。ドライ酸化法とＩＳＳＧ酸化法はウェット酸化法に比べて多結晶シリコンの増速酸化量が小さい特徴があり選択ゲート電極側壁がほぼ均一に酸化される。このため選択ゲート電極側壁と基板面との傾斜角度６１はウェット酸化法に比べ小さい９５度以上とすればコーナー部での窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。ドライ酸化法あるいはＩＳＳＧ酸化法では、ウェット酸化法に比べて選択ゲート電極下部のバーズビーク６２が小さいことからオン電流が１５〜２５％向上する。
（実施の形態２）
次に、本発明の第２の実施の形態を図４を用いて説明する。これは選択ゲート電極側壁をリセスさせて形成し、ゲート電極シリサイド化を安定に行う製造方法である。
次に、本発明の第２の実施の形態を図４を用いて説明する。これは選択ゲート電極側壁をリセスさせて形成し、ゲート電極シリサイド化を安定に行う製造方法である。
第１の実施の形態と重複する部分の説明は適宜、省略する。第１の実施の形態の説明図６の工程は同一である。続いて多結晶シリコン膜と酸化珪素膜を同様に堆積し、ホトリソグラフィを用いてパターン形成したホトレジストをマスクとして、ドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去して選択ゲート電極を形成する。この工程で、多結晶シリコン側壁のドライエッチングで等方性成分を増す条件で図４に示すように側壁をリセスさせる。リセス量２１の定義は、選択ゲートを断面方向から見て側壁が最もゲート電極内側へ到達した部分６３と選択ゲート上部のキャップ酸化膜６４の端部からシリコン基板へ下ろした垂線との距離とする。
選択ゲート電極の最上部はドライエッチングによってほとんどエッチングされないので、リセス量は選択ゲートを断面方向から見て側壁が最もゲート電極内側へ到達した部分６３と選択ゲート電極１５の最上部の端部からシリコン基板へ下ろした垂線との距離と定義することもできる。リセス量２１は２０〜６０ｎｍの範囲が好ましい。本実施の形態では自己整合ゲート長が６０ｎｍであり、有効なリセス量の最小値は、不連続部２２を形成しシリサイド領域１８の露出を確実にするために自己整合ゲート電極１０のゲート長の少なくとも１／３程度は必要であることから２０ｎｍとなる。有効なリセス量の最大値は領域１８がリセスに隠れないゲート長の範囲までとなるため，自己整合ゲート長の６０ｎｍ以下となる。
リセスを形成するためには、まず異方性ドライエッチングで多結晶シリコンを垂直に加工しながら、加工の終盤において等方性を増す条件へ変更して側壁全体をリセスさせる。ドライエッチングの等方性を増すためには、次の方法がある。垂直に入射するエッチングイオン成分を減少させるようにＲＦバイアスを緩和する方法、あるいはガス種の組み合わせ、例えばエッチングガス中のカーボンの含有量を減らすなど、によって側壁へのエッチング生成物の堆積を減少させる方法、ＨＢｒに代えて塩素系のエッチングガスを用いるなど等方性エッチング割合のより高いガス種を用いる方法、エッチング時の基板温度を高温化して等方性エッチングの割合を増す等、一般的に知られる手法を用いて良い。もしくは、側壁を垂直にドライエッチング加工した後に、フッ硝酸などの多結晶シリコンを溶解するエッチング液を用いて側壁を等方エッチングしてもよい。
ここでは異方性ドライエッチング加工の終盤に、ＲＦバイアスおよびガス種を変更して等方性を増して側壁全体をリセスさせた。続いてＯＮＯ膜および多結晶シリコンを順に堆積する。この状態を図２０に示す。多結晶シリコン４３はＣＶＤでのステップカバレッジが良いこと，またキャップ酸化膜６４の下部からゲート電極がリセスしていることから，多結晶シリコン４３が側壁に倣うようにオーバーハング形状で堆積される。続けて多結晶シリコンの異方性エッチバックを行うとオーバーハング下部のエッチングが遅れるために，図２１に示すように、側壁はより垂直に近く、また傾斜の不連続部２２が確実に形成され，最適な自己整合ゲート電極側壁の形状を得られる。選択ゲート電極の両側に形成される多結晶シリコンのサイドウォール構造は、ホトリソグラフィで形成するレジストをマスクとして片側のみを残すようにドライエッチングによって除去する。
ＬＤＤ構造を形成するために選択ゲート電極と自己整合ゲート電極とをマスクにして不純物を注入する（図示せず）。続けて、ＣＶＤ法により５０〜１５０ｎｍの酸化珪素膜を堆積し、異方性エッチバックを行い、選択ゲート電極と自己整合ゲート電極と酸化珪素膜のサイドウォール１６、１７とをマスクにして高濃度不純物を注入すると図４に示す形状を得る。拡散層２３はＬＤＤ構造と高濃度不純物層によって構成されている。なお、適宜熱処理の工程があり、熱処理により不純物が拡散する。ＬＤＤ構造を形成するためのイオン注入はリセスさせた選択ゲート電極をマスクにするのでイオン注入時には選択ゲートのチャネル形成部と拡散層との間で、自己整合ゲート電極１０が形成されない側に、ほぼリセス量分の不純物領域が形成されない部分が存在するが、熱処理の熱拡散によって、不純物を拡散させる。
ここでの異方性エッチバックは、シリサイド化のため選択ゲート電極上部６５と自己整合電極上部１８の多結晶シリコンが露出するまで行うが、自己整合ゲート電極シリサイド部１８となる部分と基板上の高濃度拡散層シリサイド部１９となる部分がシリサイド時に短絡しないだけの距離を確保するため外側の酸化珪素膜のサイドウォール１７を十分に残す必要がある。一般的にサイドウォールは垂直に形成されているほど異方性エッチングで除去されにくいが、外側のサイドウォール１７は自己整合電極に重ねて形成する２つめのサイドウォールであるために斜めに形成され、オーバーエッチングで除去されやすくマージンが少ない。
本実施の形態では、選択ゲート電極側壁をリセスさせることで自己整合電極外側の傾斜が垂直形状へと急峻に変化する理想的な形状を実現している。その結果、シリサイド時に十分なエッチングマージンを確保し、多数のメモリセル加工の歩留まりを向上した。他に本実施の形態特有の効果として、サイドウォール形状の断面積が小さいことから高抵抗が課題となりやすい自己整合ゲート電極の断面積を増大し、抵抗を低減する効果がある。また、選択ゲート電極側壁の最下部をリセスさせることで、選択ゲート電極のゲート長をホトリソグラフィの最小加工寸法より微細化可能であり、オン電流を増大し動作速度を向上できる。同時にメモリセルサイズを縮小しコスト低減も可能となる。シリコン基板に隣接する部分がより垂直に近く、厚い自己整合ゲート電極の構造は、拡散層２３へのイオン注入時に自己整合ゲート電極のすそ部分を通過してゲート絶縁膜にダメージを与えるイオンの通過量を減少し、電荷保持特性、書換耐性などのメモリセル信頼性を向上する効果がある。
（実施の形態３）
本実施の形態では、選択ゲート電極と自己整合電極間に段差を設け、シリサイド時の短絡を確実に防止する方法を説明する。
本実施の形態では、選択ゲート電極と自己整合電極間に段差を設け、シリサイド時の短絡を確実に防止する方法を説明する。
選択ゲート電極およびＯＮＯ膜を形成する段階までは第２の実施の形態と同様の工程であり説明を省略する。続いて自己整合電極となる不純物を添加した多結晶シリコン膜を堆積する。多結晶シリコン膜の堆積厚さは自己整合電極のゲート長を決定する。その厚さは５０〜１２０ｎｍの範囲が好ましく、本実施の形態では７０ｎｍを堆積する。これを異方性ドライエッチングでエッチバックして自己整合電極を形成する際に、オーバーエッチ量を増加して段差を設ける。平坦部の多結晶シリコンが除去されたジャストエッチの状態からさらに２０〜８０ｎｍだけオーバーエッチングを行うことが好ましい。この段差として適切な範囲はシリサイド領域を確実に分離するための距離として実験より最小２０ｎｍが必要である。また、最大値は自己整合ゲート電極の高さ以下である必要があり、同時にゲート電極抵抗低減のためにはこの範囲でなるべく断面積が大きくなるように電極が高い方が好ましく、電極高さ２５０ｎｍの１／３以下の８０ｎｍ以下が適当である。
通常より増加したオーバーエッチを行っても、基板上にはエッチングされにくい窒化珪素膜が残っているため基板削れの問題は起こらない。５０ｎｍのオーバーエッチを行って形成したメモリセルの完成断面を図２３に示す。選択ゲート電極上部と自己整合電極上部との距離６６が５０ｎｍ確保される。選択ゲート電極の片側の多結晶シリコンは前記の実施の形態と同様に除去している。
その後、自己整合電極と高濃度拡散層をシリサイド時に分離するためのスペーサとなる酸化珪素膜を１００ｎｍ堆積し，両者の酸化珪素膜を異方性ドライエッチングによりエッチバックした段階で図２３に示す形状に至る。図２３における拡散層２３は実施の形態２と同様のプロセスで形成した。シリサイド時には選択ゲート電極の上部６５と自己整合電極の上部、自己整合電極と基板上の拡散層２３がそれぞれ短絡しないように注意する必要がある。
本実施の形態では、選択ゲート電極と自己整合電極間に段差を設けた効果でミニスペーサ６７が形成され、両者の距離を確保し確実に分離する。自己整合ゲート電極１０と拡散層２２の分離についても、外側のサイドウォールスペーサ１７が確実に分離する。外側のサイドウォールスペーサ形成時には大量のエッチバックを行っているが、本発明により下地である自己整合電極側壁が垂直に近い形状を成す効果で、オーバーエッチ耐性が高く薄膜化が防止される。
（実施の形態４）
本実施の形態では、前記実施の形態３とは逆に、選択ゲート電極が自己整合電極に対し低くなるように段差を設けてシリサイド時の短絡を確実に防止する方法を説明する。
本実施の形態では、前記実施の形態３とは逆に、選択ゲート電極が自己整合電極に対し低くなるように段差を設けてシリサイド時の短絡を確実に防止する方法を説明する。
本実施の形態では、選択ゲート電極上部の酸化珪素膜の厚さを５０ｎｍ以上設ける。その他の工程は第２の実施の形態と同様のため省略する。自己整合ゲート電極を形成後、ＬＤＤスペーサとなる酸化珪素膜を１５０ｎｍ堆積する。ここから酸化珪素膜をエッチバックすると図２４の状態となる。選択ゲート電極と自己整合電極の間にミニスペーサ６８が形成される効果で、両者はシリサイド時に短絡しない。外側のＬＤＤサイドウォールスペーサ１７に対しては、選択ゲート電極上部のキャップ膜厚だけ過剰にエッチバックを行うが、本発明により下地である自己整合電極側壁が垂直に近い形状を成す効果でオーバーエッチ耐性が高く薄膜化が防止される。
（実施の形態５）
本実施の形態では、前記実施の形態１、２を統合し、選択ゲート電極側壁のテーパー化と選択ゲート電極側壁のリセスを同時に行い、電荷保持特性の向上とシリサイド化の安定を同時に達成する方法を説明する。
本実施の形態では、前記実施の形態１、２を統合し、選択ゲート電極側壁のテーパー化と選択ゲート電極側壁のリセスを同時に行い、電荷保持特性の向上とシリサイド化の安定を同時に達成する方法を説明する。
第１の実施の形態の説明図６の工程は同一である。ここでドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去して選択ゲート電極を形成するが、多結晶シリコン側壁のドライエッチングにおいて、加工初期に等方性エッチングの割合を増して側壁をリセスさせつつ、加工の後半以降では側壁の除去を遅らせてテーパーを形成する。加工の前半においてエッチングの等方性を増すには前記第２の実施の形態で述べた一般的な方法を用いて良い。加工の後半において側壁にテーパーを形成するには、側壁へのエッチング生成物の堆積を促進して側壁エッチングを妨げる働きがあるカーボン系のガスを添加するなど、テーパーを形成するために知られる一般的な方法を用いてよい。本実施の形態では、選択ゲート側壁を３０ｎｍリセスさせ、選択ゲート側壁下部とシリコン基板面との角度２０を１００度とした。続いて前記第１の実施の形態と同様の工程を経て自己整合ゲート電極とＬＤＤスペーサを形成した段階を図１に示す。選択ゲート電極側壁のテーパー効果で電荷保持特性が向上し、かつ側壁をリセスさせた効果でシリサイド工程のマージンが増加する。
（実施の形態６）
本実施の形態では、選択ゲート電極の形成後に酸化珪素膜のサイドウォールスペーサを形成してＯＮＯ膜コーナー部の角度を制御する方法を説明する。
本実施の形態では、選択ゲート電極の形成後に酸化珪素膜のサイドウォールスペーサを形成してＯＮＯ膜コーナー部の角度を制御する方法を説明する。
前記実施の形態の説明図６の工程は同一である。選択ゲート電極を形成後、２０ｎｍの酸化珪素膜をＣＶＤ法により堆積する。これをシリコン基板面までエッチバックすると図２５の６９に示すスペーサが形成される。エッチバックの終点付近で、エッチングの等方性成分を増すとコーナー部が７０に示すようにラウンディングして理想的な形状となる。等方性を増す方法にはいくつかあるが、シリコンに対して酸化珪素膜のエッチング選択比を高める条件を用いることが最も好ましい。この時、後にゲート絶縁膜を形成するシリコン基板部へのエッチングダメージが最小となる。この状態でＯＮＯ膜を堆積すると、コーナー部での異常薄膜化が起こらずに、トップ酸化膜のコーナー部のテーパーの不連続部となる部分の膜厚は、トップ酸化膜の平坦部での膜厚の８割以上の膜厚が得られ、良好な電荷保持特性が得られる。
（実施の形態７）
本実施の形態では、ＯＮＯ膜のテーパー制御を乗り上げ型のメモリセル構造に適用する方法を説明する。第１の実施の形態の説明図６の工程は同一である。
本実施の形態では、ＯＮＯ膜のテーパー制御を乗り上げ型のメモリセル構造に適用する方法を説明する。第１の実施の形態の説明図６の工程は同一である。
選択ゲート電極の側壁には１００度のテーパーを設け、電荷を保持するＯＮＯ膜のコーナー部での薄膜化を抑制する。ここでメモリトランジスタの電極となる不純物を添加した多結晶シリコン膜を１００〜２００ｎｍ堆積する。続けてキャップ酸化膜として酸化珪素膜を５０ｎｍ堆積する。ホトリソグラフィを用いてメモリトランジスタのゲート電極をパターニングし、ドライエッチングにより酸化珪素膜と多結晶シリコン膜を除去してメモリトランジスタのゲート電極を形成した段階が図２６である。メモリトランジスタ７１は選択ゲート電極１５の上に乗り上げる構造となる。自己整合で電極を形成する実施の形態１から６の方法に比べゲート長が増加するため、オン電流が少ない、セル面積が増大する、といった短所がある反面、メモリトランジスタの断面積が大きくゲート抵抗が低い、マスクを用いることから電極を安定に形成できる、といった長所を得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態１の図３、図２２では、選択ゲート電極の断面が台形に記載されているが、選択ゲート電極形成の際、まず、異方性エッチングで多結晶シリコンを垂直に加工し、加工の終盤において一般的な手法を用いて、選択ゲート電極の最下部側壁の形成角度６１を１００度以上１８０度未満に制御してもよい。選択ゲート電極の最下部側壁とは、ゲート絶縁膜表面からゲート電極の高さに対して三分の一以下の範囲の選択ゲート電極側壁と定義する。この場合、形成角度６１を同じにしたとき、選択ゲート電極の断面を台形に加工する場合と比べ、コーナー部での異常薄膜化の効果は同様であっても、選択ゲート電極の占有面積は小さくて済むという効果が得られる。
また、ＯＮＯ膜のボトム酸化膜１１をドライ酸化法またはＩＳＳＧ酸化法で形成する場合は、９５度以上１８０度未満に制御することにより、窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。さらに、終盤のゲート電極の加工は不連続でなくてもよく、徐々にドライエッチングのガス種のカーボン含有量を制御することで、連続な角度を持つ丸みを帯びたラウンディング形状にしても窒化珪素膜と酸化珪素膜の異常薄膜化を抑制できる。テーパー制御のためには、ドライエッチング時のイオンエネルギーを増加する、または低温とする、あるいはエッチング時側壁堆積物を増加する、等の方法で垂直加工性を増す方法があり、テーパーをつける場合には逆の操作を行う。
上記した各々の実施の形態は単独での実施形態に限定せず、各実施の形態から２種ないしそれ以上を組み合わせて実施しても良い。
本発明は、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に不揮発性半導体記憶装置を搭載する半導体装置に適用して有用なものである。
１０ 自己整合ゲート電極
１１ ボトム酸化膜
１２ 窒化珪素膜
１３ トップ酸化膜
１４ コーナー部
１５ 選択ゲート電極
１６ 酸化珪素膜のサイドウォール
１７ 酸化珪素膜のサイドウォール
１８ 自己整合ゲート電極シリサイド部
１９ 高濃度拡散層シリサイド部
２０ 電荷蓄積膜を堆積するコーナー部の角度
２１ リセス量
２２ 傾斜角度の不連続
２３ 拡散層
２４ トップ酸化膜のコーナー部のテーパーの不連続部となる部分の膜厚
２５ トップ酸化膜の平坦部での膜厚
３０ ソース線
３１ 選択ゲート線
３２ ワード線
３３ 素子分離領域
３４ ビット線
３５ コンタクト部
４０ ゲート絶縁膜
４１ 多結晶シリコン
４２ キャップ酸化膜
４３ 多結晶シリコン
４４ 多結晶シリコンのサイドウォール
４５ 酸化珪素膜
４６ 高濃度拡散層ドレイン
４７ 高濃度拡散層ソース
４８ 窒化珪素膜
４９ ＰＳＧ膜
５０ プラズマＣＶＤ酸化珪素膜
５１ コンタクト
５２ 窒化チタン
５３ タングステン
６０ 増速酸化部
６１ ドライエッチ後の選択ゲート側壁テーパー角
６２ バーズビーク
６３ 側壁が最もゲート電極内側へ到達した部分
６４ 選択ゲート上部のキャップ酸化膜
６５ 選択ゲート電極上部
６６ 選択ゲート電極と自己整合電極の段差
６７ ミニスペーサ
６８ ミニスペーサ
６９ ゲート電極間スペーサ
７０ スペーサのコーナー部
７１ メモリゲート電極
１１ ボトム酸化膜
１２ 窒化珪素膜
１３ トップ酸化膜
１４ コーナー部
１５ 選択ゲート電極
１６ 酸化珪素膜のサイドウォール
１７ 酸化珪素膜のサイドウォール
１８ 自己整合ゲート電極シリサイド部
１９ 高濃度拡散層シリサイド部
２０ 電荷蓄積膜を堆積するコーナー部の角度
２１ リセス量
２２ 傾斜角度の不連続
２３ 拡散層
２４ トップ酸化膜のコーナー部のテーパーの不連続部となる部分の膜厚
２５ トップ酸化膜の平坦部での膜厚
３０ ソース線
３１ 選択ゲート線
３２ ワード線
３３ 素子分離領域
３４ ビット線
３５ コンタクト部
４０ ゲート絶縁膜
４１ 多結晶シリコン
４２ キャップ酸化膜
４３ 多結晶シリコン
４４ 多結晶シリコンのサイドウォール
４５ 酸化珪素膜
４６ 高濃度拡散層ドレイン
４７ 高濃度拡散層ソース
４８ 窒化珪素膜
４９ ＰＳＧ膜
５０ プラズマＣＶＤ酸化珪素膜
５１ コンタクト
５２ 窒化チタン
５３ タングステン
６０ 増速酸化部
６１ ドライエッチ後の選択ゲート側壁テーパー角
６２ バーズビーク
６３ 側壁が最もゲート電極内側へ到達した部分
６４ 選択ゲート上部のキャップ酸化膜
６５ 選択ゲート電極上部
６６ 選択ゲート電極と自己整合電極の段差
６７ ミニスペーサ
６８ ミニスペーサ
６９ ゲート電極間スペーサ
７０ スペーサのコーナー部
７１ メモリゲート電極
Claims (21)
- （ａ）半導体基板の主面に第１絶縁膜を形成し、ゲート電極最下部の側壁面と前記半導体基板の主面とによって形成される、前記ゲート電極を含まない側のテーパー角が９５度以上、１８０度未満になるように、前記第１絶縁膜上に第１ゲート電極を形成する工程と、
（ｂ）前記第１ゲート電極の側壁に第２絶縁膜を形成し、前記第１ゲート電極の両側の前記半導体基板表面に第３絶縁膜を形成する工程と、
（ｃ）前記第２絶縁膜および前記第３絶縁膜の上に第４絶縁膜を形成する工程と、
（ｄ）前記第４絶縁膜上に第５絶縁膜を形成する工程と、
（ｅ）前記第２〜第５絶縁膜を介して、前記第１ゲート電極の側壁および前記第１ゲート電極の片側または両側の前記半導体表面に対向する位置に導電性材料からなる第２ゲート電極を形成する工程と、
を有する不揮発性半導体記憶装置の製造方法。 - 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記テーパー角は９５度以上１５０度未満である不揮発性半導体記憶装置の製造方法。
- 請求項２記載の不揮発性半導体記憶装置の製造方法において、前記第２絶縁膜はドライ酸化法またはＩＳＳＧ酸化法によって形成する不揮発性半導体記憶装置の製造方法。
- 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記テーパー角は１００度以上、１８０度未満である不揮発性半導体記憶装置の製造方法。
- 請求項４記載の不揮発性半導体記憶装置の製造方法において、前記テーパー角は１００度以上１５０度未満である不揮発性半導体記憶装置の製造方法。
- 請求項５記載の不揮発性半導体記憶装置の製造方法において、前記第２絶縁膜はウエット酸化法によって形成する不揮発性半導体記憶装置の製造方法。
- 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記第４絶縁膜が形成するテーパー角は９５度以上、１８０度未満である不揮発性半導体記憶装置の製造方法。
- （ａ）半導体基板の主面に第１絶縁膜を形成し、前記第１絶縁膜上に第１半導体層を形成し、前記第１半導体層上にキャップ絶縁膜を形成する工程と、
（ｂ）前記キャップ絶縁膜をパターニングする工程と、
（ｃ）前記キャップ絶縁膜をマスクとして前記第１半導体層を前記キャップ絶縁膜の端部に対してリセスさせることにより、第１ゲート電極を形成する工程と、
（ｄ）前記第１ゲート電極の側壁に第２絶縁膜を形成し、前記第１ゲート電極の両側の半導体基板表面に第３絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜および前記第３絶縁膜の上に第４絶縁膜を形成する工程と、
（ｆ）前記第４絶縁膜上に第５絶縁膜を形成する工程と、
（ｇ）前記第２〜第５絶縁膜を介して、前記第１ゲート電極の側壁および前記第１ゲート電極の片側または両側の前記半導体基板表面に対向する位置に、導電性材料からなる第２ゲート電極を自己整合的に形成する工程と、
（ｈ）前記第２ゲート電極の側面に第６絶縁膜を自己整合的に形成し、前記第１ゲート電極表面と前記第２ゲート電極表面と前記半導体基板表面の一部とをシリサイド化する工程とを有し、
前記（ｃ）工程で前記第１半導体層をリセスさせる量は、前記第２ゲート電極のゲート長の三分の一以上である不揮発性半導体記憶装置の製造方法。 - 請求項８記載の不揮発性半導体記憶装置の製造方法において、前記（ｃ）工程において、前記第２ゲート電極をそのゲート長の三分の一以上、ゲート長以下リセスさせる不揮発性半導体記憶装置の製造方法。
- （ａ）半導体基板の主面に第１絶縁膜を形成し、前記第１絶縁膜上に第１ゲート電極を形成する工程と、
（ｂ）前記第１ゲート電極の側壁と前記第１ゲート電極の片側または両側の前記半導体基板の表面に接する位置にスペーサを形成する際に、前記第１ゲート電極に接しない側面の最下部をラウンディング形状にする工程と、
（ｃ）前記スペーサ上に第２絶縁膜を形成し、前記第１ゲート電極の両側の前記半導体基板表面に第３絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜と前記第３絶縁膜上に第４絶縁膜を形成する工程と、
（ｅ）前記第４絶縁膜上に第５絶縁膜を形成する工程と、
（ｆ）前記スペーサおよび前記第２〜前記第５絶縁膜を介して、前記第１ゲート電極の側壁および前記ゲート電極の両側の前記半導体基板表面に対向する位置に導電性材料からなる第２ゲート電極を形成する工程と、
を有する不揮発性半導体記憶装置の製造方法。 - 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記第１ゲート電極の上端と前記第２ゲート電極の上端との段差が、前記半導体基板の主面に垂直な方向に２０ｎｍ以上になるように、前記第２ゲート電極を形成する不揮発性半導体記憶装置の製造方法。
- 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記第５絶縁膜はＩＳＳＧ酸化法によって形成する不揮発性半導体記憶装置の製造方法。
- 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記第４絶縁膜はＣＶＤ法によって形成する不揮発性半導体記憶装置の製造方法。
- 請求項１記載の不揮発性半導体記憶装置の製造方法において、前記第４絶縁膜は窒化珪素膜である不揮発性半導体記憶装置の製造方法。
- 半導体基板の主面に、
第１絶縁膜および前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側壁と前記半導体基板の主面とが形成する第１コーナー部と、
前記第１ゲート電極の側壁および前記第１ゲート電極の片側または両側の前記半導体基板の主面に形成された第２絶縁膜と、
前記第１コーナー部の前記第２絶縁膜上に形成された第３絶縁膜と、
前記第１コーナー部の前記第３絶縁膜上に形成された第４絶縁膜と、
前記第２〜第４絶縁膜を介し、前記第１ゲート電極の側壁と前記第１ゲート電極の片側もまたは両側の前記半導体基板の主面の対向する位置に形成された第２ゲート電極とを有し、
前記第４絶縁膜が形成する前記第１ゲート電極を含まない側のテーパー角は９５度以上、１８０度未満であり、
前記第４絶縁膜の前記コーナー部のテーパーの不連続部となる部分の膜厚は前記第４絶縁膜の平坦部の膜厚の８割以上である不揮発性半導体記憶装置。 - 請求項１５記載の不揮発性半導体記憶装置において、
前記第５絶縁膜が形成するテーパー角は９５度以上、１５０度未満である不揮発性半導体記憶装置。 - 半導体基板の主面に、
第１絶縁膜および前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側壁および前記第１ゲート電極の片側または両側の前記半導体基板の主面に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第４絶縁膜と、
前記第２〜第４絶縁膜を介し、前記第１ゲート電極の側壁と前記第1ゲート電極の両端の前記半導体基板の主面の対向する位置に自己整合的に形成された第２ゲート電極と、
前記第２ゲート電極の前記第４絶縁膜が形成されている反対側の側面に自己整合的に形成された第５絶縁膜とを有し、
前記第２ゲート電極は前記第５絶縁膜側の側面に傾斜角度の不連続部を有する不揮発性半導体記憶装置。 - 請求項１７記載の不揮発性半導体記憶装置において、前記第１ゲート電極は前記第１ゲート電極の最上部の端部に対して、前記第２ゲート電極のゲート長の三分の一以上、ゲート長以下リセスしている不揮発性半導体記憶装置。
- 半導体基板の主面に、
第１絶縁膜および前記第１絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側面と前記第１ゲート電極の片側または両側の前記半導体基板表面に接する位置に形成されたスペーサと、
前記スペーサ上に形成された第２絶縁膜と、
前記第１ゲート電極の両側の前記半導体基板表面に形成された第３絶縁膜と、
前記第２絶縁膜上と前記第３絶縁膜上とに形成された第４絶縁膜と、
前記第４絶縁膜上に形成された第５絶縁膜と、
前記スペーサおよび前記第２〜前記第５絶縁膜を介して、前記第１ゲート電極の側壁および前記第１ゲート電極の片側または両側の前記半導体基板表面に対向する位置に形成された導電性材料からなる第２ゲート電極とを有し、
前記スペーサは前記第１ゲート電極に接しない側面の最下部にラウンディング形状を備え、
前記第５絶縁膜の前記コーナー部における前記第５絶縁膜の膜厚は、前記第５絶縁膜の平坦部の膜厚の８割以上である不揮発性半導体記憶装置。 - 請求項１５記載の不揮発性半導体記憶装置において、前記第1ゲート電極の上端と前記第２ゲート電極の上端との段差は、前記半導体基板の主面に垂直な方向に２０ｎｍ以上である不揮発性半導体記憶装置。
- 請求項１５記載の不揮発性半導体記憶装置において、前記第４絶縁膜は窒化珪素膜である不揮発性半導体記憶装置。
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