JP2006319202A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法 Download PDF

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Abstract

【課題】 書き込み速度のばらつきを軽減できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。
【解決手段】 トレンチに、絶縁物５を埋め込む。マスク材４を除去するとともに、絶縁物５を少なくとも平面方向に後退させる。絶縁物５の側壁上にスペーサ６を形成する。スペーサ６間に、浮遊ゲートとなる第２の膜７を形成する。スペーサ６を除去し、絶縁物の側壁が露出する空間を形成する。絶縁物５を、空間から後退させる。
【選択図】 図５

Description

本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置と、その製造方法に関する。
電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリにおいて、カップリング比のばらつきに起因した書き込み速度のばらつきが問題となってきている。特に、多値フラッシュメモリにおいては、顕著である。カップリング比は、
Ｃｐ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｏｘ）
と表され、Ｃｏｎｏに強く依存する。Ｃｏｎｏは、制御ゲートと浮遊ゲートとの間の容量である。
ＮＡＮＤ型フラッシュメモリの典型的な製造方法は、例えば、特許文献１の図１８（ａ）〜（ｄ）に記載されている。
特開２００１−２８４５５６号公報
この発明は、書き込み速度のばらつきを軽減できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置と、その製造方法を提供する。
この発明の第１態様に係る半導体集積回路装置の製造方法は、半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、浮遊ゲートとなる第１の膜を形成する工程と、前記浮遊ゲートとなる第１の膜上に、前記基板にトレンチを形成する際のマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第１の膜を貫通して前記基板にトレンチを形成する工程と、前記トレンチに、絶縁物を埋め込む工程と、前記マスク材を除去するとともに、前記絶縁物を少なくとも平面方向に後退させる工程と、前記絶縁物の側壁上に、スペーサを形成する工程と、前記スペーサ間に、浮遊ゲートとなる第２の膜を形成する工程と、前記スペーサを除去し、前記絶縁物の側壁が露出する空間を形成する工程と、前記絶縁物を、前記空間から後退させる工程とを具備する。
この発明の第２態様に係る半導体集積回路装置は、絶縁物によって分離されたアクティブエリアと、前記アクティブエリア上に、これと絶縁されて形成され、側面を前記絶縁物に挟まれた浮遊ゲートと、を備え、前記浮遊ゲートは、第１の膜と、第２の膜との積層構造であり、前記浮遊ゲートのワード線に沿った断面形状の少なくとも一部が、逆台形である。
この発明によれば、書き込み速度のばらつきを軽減できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置と、その製造方法を提供できる。
発明を実施するための形態の説明に先立ち、現状のＮＡＮＤ型フラッシュメモリの製造方法と、それが抱える事情とを説明する。
現状のＮＡＮＤ型フラッシュメモリ（参考例）の製造方法では、Ｃｏｎｏを稼ぐために、図１０Ａ〜図１０Ｃに示すようにＳＴＩ（Shallow Trench Isolation）をエッチバックする。このエッチバック量のばらつき（ＣＭＰばらつき、及びＲＩＥばらつき）が、Ｃｏｎｏのばらつきとなる。
また、近時、多値フラッシュメモリにおいて、隣接セルの寄生容量によるしきい値変動が重大な事情として注目されてきた。このしきい値変動を、本明細書では近接効果と呼ぶ。近接効果とは、図９Ａ及び図９Ｂに示すように既に書き込まれたセルが、隣接するセルが書き込みになるか、反対に非書き込みになるかによって、しきい値が変動する現象である。多値フラッシュメモリでは、図９Ｃ及び図９Ｄに示すようにしきい値分布がタイトである。このため、近接効果による分布の広がりに対するマージンが少ない。しかも、セルの微細化により、近接効果そのものの値が大きくなりつつあり、このことが、微細な多値フラッシュメモリを実現するための大きな障害となりつつある。
ＮＡＮＤフラッシュセルの構造を図８Ａ及び図８Ｂに示す。近接効果を抑えるには、できるだけＳＴＩを深くエッチバックすることが良い。そうすると、図８Ｂに示すＣｆｇ２の値が下がるからである。しかし、ＳＴＩを深くエッチバックすると、図１０Ｃに示すように、プロセスばらつきによってエッチバックがＡＡ（Active Area）まで進行する可能性が高くなる。これは、耐圧不良の一因である。このため、ＳＴＩのエッチバックには、ある程度のマージンを持たせなくてはならず、そのため、Ｃｆｇ２の値を思うように下げることができない。これは、近接効果抑制の弊害となる。
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図１乃至図７はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図である。本例では、ＮＡＮＤ型フラッシュメモリを示すが、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも適用することができる。
まず、周知の製造方法を用いて、図１に示す構造を得る。例えば、Ｐ型シリコン基板（もしくは、Ｐ型ウェル）１の表面を酸化し、二酸化シリコン膜（トンネル酸化膜）２を形成する。次いで、二酸化シリコン膜２上に、導電性ポリシリコンを堆積し、導電性ポリシリコン膜３を形成する。この導電性ポリシリコン膜３は、後に浮遊ゲートとなる。本例では、導電性ポリシリコン膜は比較的薄めに形成される。次いで、導電性ポリシリコン膜３上に、窒化シリコンを堆積し、窒化シリコン（ＳｉＮ）膜４を形成する。本例では、窒化シリコン膜４は比較的厚めに形成される。次いで、ＡＡ（Active Area）加工を行う。本例では、窒化シリコン膜４がトレンチを形成する際のマスク材となる。この窒化シリコン膜４をマスクに用いて、導電性ポリシリコン膜３を貫通して基板１内に浅いトレンチを形成する。次いで、この浅いトレンチに、例えば、二酸化シリコン等の絶縁物を埋め込む。このようにしてＳＴＩ（Shallow Trench Isolation）５を形成し、ＡＡを分離する。浮遊ゲート（ＦＧ）はＡＡに対して自己整合的に形成される。
次に、図２に示すように、窒化シリコン膜４を、熱リン酸を用いて除去する。引き続き、基板１を希沸酸処理し、ＳＴＩ（二酸化シリコン）５を、深さ方向、及び平面方向それぞれにわずかに後退させる。即ち、ＳＴＩ５を、等方性エッチングを用いてエッチングし、マスク材を除去することにより得た導電性ポリシリコン膜３上、かつ、ＳＴＩ５間にある空間を拡大する。なお、本例では、ＳＴＩ５を、深さ方向、及び平面方向に後退させているが、ＳＴＩ５は、少なくとも平面方向に後退されても良い。
次に、図３に示すように、希沸酸処理された基板１の表面上に、窒化シリコンを堆積し、薄い窒化シリコン膜６を形成する。次いで、薄い窒化シリコン膜を、ＲＩＥ（Reactive Ion Etching）し、薄い窒化シリコン膜６を、ＳＴＩ５の側壁上、例えば、希沸酸処理によって後退した部分にスペーサ状に残す。
次に、図４に示すように、図３に示す構造上に、導電性ポリシリコンを堆積し、導電性ポリシリコン膜７を形成する。次いで、導電性ポリシリコン膜７を、ＳＴＩ５を研磨ストパに用いてＣＭＰ（Chemical Mechanical Polishing）し、平坦化する。即ち、スペーサ状の窒化シリコン膜６間に、導電性ポリシリコン膜７を埋め込む。この導電性ポリシリコン膜７は、導電性ポリシリコン膜３とともに、後に浮遊ゲートとなる。この工程の際に、ＳＴＩ（二酸化シリコン）５や、スペーサ状の窒化シリコン膜６を僅かに削る。そして、窒化シリコン膜６の表面を、ＳＴＩ５の表面と導電性ポリシリコン膜７の表面との間に露出させる。このように、窒化シリコン膜６の表面を露出させることによって、次の工程において、窒化シリコン膜６が除去しやすくなる、という利点が得られる。
次に、図５に示すように、窒化シリコン膜６を、熱リン酸を用いて除去し、ＳＴＩ５と導電性ポリシリコン膜３、７との間に空間を形成する。なお、本例では、空間は、ＳＴＩ５と導電性ポリシリコン膜３、７との間に形成されるが、ＳＴＩ５と導電性ポリシリコン膜７との間のみに形成されても良い。要するに、窒化シリコン膜６を除去し、ＳＴＩ５の側壁が露出する空間が形成されれば良い。
次に、図６Ａ及び図６Ｂに示すように、基板１を希沸酸処理し、ＳＴＩ５を後退させる。このとき、希沸酸は、ＳＴＩ５の上面だけでなく、図５に示す工程において形成された空間を介してＳＴＩ５の側壁にも届く。即ち、ＳＴＩ５を、空間を介して後退させる。このようにしてＳＴＩ５をエッチバックする。本例においては、例えば、セル部においては、導電性ポリシリコン膜７どうしの間からＳＴＩ５が除去される。対して、セル部よりもＡＡの幅が広いところ、例えば、周辺回路部においては、導電性ポリシリコン膜７どうしの間にＳＴＩ５が残る。ＳＴＩ５が残っていても集積回路として問題は無い。
次に、図７Ａ及び図８Ｂに示すように、図６に示す構造上に、絶縁物を堆積し、ゲート間絶縁膜８を形成する。ゲート間絶縁膜８の一例は、二酸化シリコン／窒化シリコン／二酸化シリコンの三層膜、所謂ＯＮＯ膜である。
以後、特に、図示はしないが、周知の製造方法を用いて、制御ゲート（ワード線）、ソース線、及びビット線等を順次形成することにより、一実施形態に係る半導体集積回路装置が完成する。
一実施形態に係る半導体集積回路装置であると、図１０Ａ〜図１０Ｃに示す参考例に比較して、ＳＴＩのエッチバック量のばらつきが小さくなる。例えば、参考例におけるＳＴＩのエッチバックのばらつきは、ＣＭＰばらつきと、ＲＩＥばらつきとを含む。対して一実施形態のばらつきは、２度のエッチング処理（本例では希沸酸処理）のばらつきだけである。そして、エッチャント（本例では希沸酸）は、ＳＴＩ５の上面だけでなく、スペーサ（本例では窒化シリコン膜６）除去することによって得た空間を介してＳＴＩ５の側壁からも入る。エッチャントが、ＳＴＩ５の上面、及び側壁の双方から入る結果、ＳＴＩ５のエッチング量は少なくできる。エッチング量が少なければ、ばらつきは小さい。
このように、一実施形態によれば、参考例に比較して、ＳＴＩ５のエッチングばらつきを小さくできる。エッチングばらつきが小さくなることで、カップリング比のばらつきが小さくなり、カップリング比のばらつきに起因した書き込み速度のばらつきを軽減することができる。
さらに、参考例に比較して、ＳＴＩ５のエッチバックマージンを小さくでき、参考例に比較して、ＳＴＩ５を深くエッチバックすることが可能である。ＳＴＩ５を深くエッチバックすることで、例えば、図８Ｂに示すＣｆｇ２の値を下げることができ、近接効果を抑制することもできる。
なお、一実施形態に係る半導体集積回路装置は、浮遊ゲートが、積層構造、例えば、２層構造となる。本例では、導電性ポリシリコン膜３、及び７の２層構造である。そして、２層構造の浮遊ゲートは、例えば、図７Ａに示すように、ワード線方向に沿った断面において、ＡＡ側の幅が狭く、ゲート間絶縁膜８側の幅が広い。つまり、浮遊ゲートのワード線に沿った断面形状の少なくとも一部が、スペーサ、本例では窒化シリコン膜６の表面形状にならっている。その一例は、逆台形である。これは、窒化シリコン膜６を形成し、これを除去した痕跡である。従って、浮遊ゲートが２層構造であり、かつ、ワード線方向に沿った断面において、ＡＡ側の幅が狭く、ゲート間絶縁膜８側の幅広くなっているフラッシュメモリは、上記一実施形態と同様の効果を得ることができる、と推測することができる。
さらに、ＡＡの幅が、セル部に比較して広いところ、例えば、周辺回路部において、ＳＴＩ５が凸状となって残り、セル部には残らない。これは、窒化シリコン膜６を、ＡＡの幅が狭いところ、即ち、セル部に対して、条件を最適に合わせて除去した痕跡である。従って、例えば、ＳＴＩ５の上面が、セル部において平坦であり、周辺回路部において凸であるフラッシュメモリ、さらには、セル部におけるＳＴＩ５の最上面の位置と、周辺回路部おけるＳＴＩ５の最下面の位置とがほぼ同じであるフラッシュメモリは、上記一実施形態と同様の効果を得ることができる、と推測することができる。
さらに、セル部におけるＳＴＩ５の最上面の位置が、積層構造の浮遊ゲートの最下層の膜、本例では、導電性ポリシリコン膜３の部分にある場合には、ＳＴＩ５を深くエッチングした痕跡である。従って、このようなフラッシュメモリは、上記一実施形態の効果の中でも、特に、近接効果を抑制できる効果をより良く得ることができる。
以上、この発明を一実施形態により説明したが、この発明の実施形態は、上記一実施形態が唯一のものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、上記一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。例えば、ＡＮＤ型、ＮＯＲ型等である。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
図１はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図２はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図３はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図４はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図５はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図６Ａ及び図６Ｂはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図７Ａ及び図７Ｂはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図８ＡはＮＡＮＤフラッシュセル構造を示す断面図（ＷＬ断面）、図８ＢはＮＡＮＤフラッシュセル構造を示す断面図（ＢＬ断面） 図９Ａ乃至図９ＤはＮＡＮＤフラッシュセルに生ずる近接効果を説明するための図 図１０Ａ乃至図１０Ｃは参考例に係る半導体集積回路装置に生ずる事情を説明するための断面図
符号の説明
１…シリコン基板、３…導電性ポリシリコン膜、４…窒化シリコン膜（マスク材）、５…ＳＴＩ、６…窒化シリコン膜（スペーサ）、７…導電性ポリシリコン膜。

Claims (5)

  1. 半導体基板上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、浮遊ゲートとなる第１の膜を形成する工程と、
    前記浮遊ゲートとなる第１の膜上に、前記基板にトレンチを形成する際のマスク材を形成する工程と、
    前記マスク材をマスクに用いて、前記第１の膜を貫通して前記基板にトレンチを形成する工程と、
    前記トレンチに、絶縁物を埋め込む工程と、
    前記マスク材を除去するとともに、前記絶縁物を少なくとも平面方向に後退させる工程と、
    前記絶縁物の側壁上に、スペーサを形成する工程と、
    前記スペーサ間に、浮遊ゲートとなる第２の膜を形成する工程と、
    前記スペーサを除去し、前記絶縁物の側壁が露出する空間を形成する工程と、
    前記絶縁物を、前記空間から後退させる工程と
    を具備することを特徴とする半導体集積回路装置の製造方法。
  2. 前記第２の膜は、前記スペーサの上面が露出するように、前記スペーサ間に形成されることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
  3. 前記絶縁物は深さ方向にも後退され、前記空間は、前記絶縁物と前記第２の膜との間から前記絶縁物と前記第１の膜との間にかけて形成されることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置の製造方法。
  4. 絶縁物によって分離されたアクティブエリアと、
    前記アクティブエリア上に、これと絶縁されて形成され、側面を前記絶縁物に挟まれた浮遊ゲートと、を備え、
    前記浮遊ゲートは、
    第１の膜と、第２の膜との積層構造であり、
    前記浮遊ゲートのワード線に沿った断面形状の少なくとも一部が、逆台形であることを特徴とする半導体集積回路装置。
  5. 前記絶縁物の表面が、セル部において平坦であり、周辺回路部において凸であることを特徴とする請求項４に記載の半導体集積回路装置。
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