JP2011035268A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】チップサイズを増大させることなく、コントロールゲートとフローティングゲートとのカップリング比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板の表面に形成された複数のアクティブエリアと、隣接するアクティブエリア間に設けられた素子分離部と、アクティブエリア上に設けられたトンネル絶縁膜と、トンネル絶縁膜を介して各アクティブエリアと対向する下部ゲート部分、および、下部ゲート部分よりも幅が広く該下部ゲート部分上に設けられた上部ゲート部分を含むフローティングゲートと、フローティングゲートの上面および側面に設けられた中間絶縁膜と、中間絶縁膜を介してフローティングゲートの上面および側面に設けられたコントロールゲートとを備え、コントロールゲートの下端は、上部ゲート部分と下部ゲート部分との境界よりも半導体基板に近い。
【選択図】図３

Description

本発明は、半導体記憶装置および半導体記憶装置の製造方法に関する。
ＮＡＮＤ型フラッシュメモリまたはＮＯＲ型フラッシュメモリのメモリセルの性能を示す重要な指標の１つにカップリング比（Ｃｉｐｄ／Ｃｆｇ）がある。カップリング比は、フローティングゲートとコントロールゲートとの間の容量Ｃｉｐｄを全フローティングゲート容量Ｃｆｇで割り算した値である。カップリング比を大きくすると、書込み速度および消去速度が速くなる。
従来、カップリング比を大きくするために、コントロールゲートとフローティングゲートとの対向面積を増大させていた。コントロールゲートとフローティングゲートとの対向面積を増大させるために、コントロールゲートをフローティングゲート間に埋め込んでいた（非特許文献１）。さらにカップリング比を増大させるためには、フローティングゲートの上面または側面の面積を増大させることが考えられる。
しかし、フローティングゲートの上面の面積を大きくすることは、メモリセルのサイズを大きくし、チップサイズを大きくしてしまう。フローティングゲートの側面の面積を増大させると、ＮＡＮＤ型フラッシュメモリではビット線方向に隣接するメモリセルのフローティングゲート間の容量が増大してしまい、ＮＯＲ型フラッシュメモリではフローティングゲートとビット線コンタクトとの容量およびフローティングゲートとソース線コンタクトとの容量が増大してしまう。従って、フローティングゲートの側面の面積を増大させると、Ｃｉｐｄだけでなく、Ｃｆｇも増大してしまう。ＣｉｐｄおよびＣｆｇの両方が増大すると、カップリング比は増大し難くなってしまう。
Yong-Sik Yim et al. , "70nm NAND Flash Technology with 0.025 μm2 Cell Size for 4Gb Flash Memory", in Proc. IEDM2003, pp.34.1.1-4, 2003.
チップサイズを増大させることなく、コントロールゲートとフローティングゲートとのカップリング比を増大させることができる半導体記憶装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板の表面に形成された複数のアクティブエリアと、隣接する前記アクティブエリア間に設けられた素子分離部と、前記複数のアクティブエリア上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して各前記アクティブエリアと対向する下部ゲート部分、および、前記アクティブエリアの延伸方向に対して垂直の断面において前記下部ゲート部分よりも幅が広く該下部ゲート部分上に設けられた上部ゲート部分をそれぞれ含む複数のフローティングゲートと、前記複数のフローティングゲートの上面および側面に設けられた中間絶縁膜と、前記中間絶縁膜を介して少なくとも前記複数のフローティングゲートの上面および側面に設けられたコントロールゲートとを備え、前記コントロールゲートの下端は、前記上部ゲート部分と前記下部ゲート部分との境界よりも前記半導体基板に近いことを特徴とする。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板の表面に複数のアクティブエリアを形成し、隣接する前記アクティブエリア間に素子分離部を形成し、前記複数のアクティブエリア上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にフローティングゲートの一部としての下部ゲート部分を形成し、前記下部ゲート部分および前記素子分離部上にフローティングゲートの一部としての上部ゲート部分の材料を堆積し、前記上部ゲート部分の材料上にマスク材を堆積し、前記マスク材および前記上部ゲート部分の材料を、前記アクティブエリアの延伸方向に対して垂直の断面において前記下部ゲート部分よりも幅が広くなるようにパターニングし、前記マスク材をマスクとして用いて前記上部ゲート部分と前記下部ゲート部分との境界よりも深い位置まで前記素子分離部をエッチングして、前記素子分離部内にトレンチを形成し、前記トレンチ内壁に中間絶縁膜を形成し、前記中間絶縁膜上にコントロールゲートの材料を堆積することを具備し、前記コントロールゲートの下端が前記上部ゲート部分と前記下部ゲート部分との境界よりも前記半導体基板に近いことを特徴とする。
本発明による半導体記憶装置は、フローティングゲートの表面積を増大させることなく、コントロールゲートとフローティングゲートとのカップリング比を増大させることができる。
本発明に係る第１の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す回路図。 第１の実施形態に従ったＮＯＲ型フラッシュメモリのメモリセルＭＣの構成を示す断面図。 図２の３−３線に沿った断面図。 コントロールゲートＣＧの下端ＬＥｃｇの深さＤ１とフローティングゲートＦＧ−コントロールゲートＣＧ間のカップリング比との関係を示すグラフ。 第１の実施形態の製造方法を示す断面図。 図５に続く、第１の実施形態の製造方法を示す断面図。 第１の実施形態の変形例に従った製造方法を示す断面図。 第２の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図。 第３の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図。 第４の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図。 第４の実施形態に従ったＮＯＲ型フラッシュメモリの製造方法を示す断面図。 ＮＡＮＤ型フラッシュメモリの構成を示す回路図。 ＮＡＮＤ型フラッシュメモリの構成を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す回路図である。ＮＯＲ型フラッシュメモリでは、各メモリセルＭＣがそれぞれソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを介してソース線ＳＬおよびビット線ＢＬに接続されている。また、隣接するメモリセルＭＣがソース線コンタクトＳＬＣまたはビット線コンタクトＢＬＣを交互に共有しており、それにより、複数のメモリセルＭＣが直列に接続されている。
図２および図３は、第１の実施形態に従ったＮＯＲ型フラッシュメモリのメモリセルＭＣの構成を示す断面図である。図２は、ビット線ＢＬの延伸方向（以下、カラム方向）に沿った断面であり、図３の２−２線に沿った断面を示す。図３は、ワード線ＷＬの延伸方向（以下、ロウ方向）に沿った断面であり、図２の３−３線に沿った断面を示す。
図３に示すように、複数のアクティブエリアＡＡがシリコン基板１０の表面に形成されている。素子分離部ＳＴＩ（Shallow Trench Isolation）が、互いに隣接する複数のアクティブエリアＡＡ間に設けられている。各アクティブエリアＡＡはカラム方向に延伸している。よって、素子分離部ＳＴＩもまたアクティブエリアＡＡ間においてカラム方向に延伸している。
トンネル絶縁膜２０がアクティブエリアＡＡ上に設けられている。
フローティングゲートＦＧがトンネル絶縁膜２０を介してアクティブエリアＡＡ上に設けられている。カラム方向に対して垂直方向の断面（図３に示す断面）において、フローティングゲートＦＧは、Ｔ字形状に形成されている。より詳細には、フローティングゲートＦＧは、下部ゲート部分ＬＦＧと、上部ゲート部分ＵＦＧとを含む。下部ゲート部分ＬＦＧは、トンネル絶縁膜２０を介してアクティブエリアＡＡと対向している。図３に示す断面において、下部ゲート部分ＬＦＧの底辺の幅は、アクティブエリアＡＡの上辺の幅にほぼ等しい。上部ゲート部分ＵＦＧは、下部ゲート部分ＬＦＧ上に設けられており、図３に示す断面において、下部ゲート部分ＬＦＧよりも幅が広い。
中間絶縁膜（ＩＰＤ（Inter Poly-silicon Dielectric)）３０が各フローティングゲートＦＧの上面および側面に設けられている。
コントロールゲートＣＧが中間絶縁膜３０を介してフローティングゲートＦＧの上面および側面に対向するように設けられている。コントロールゲートＣＧは、フローティングゲートＦＧの上方だけでなく、ロウ方向に隣接するフローティングゲートＦＧ間に設けられている。コントロールゲートＣＧの下端ＬＥｃｇは、上部ゲート部分ＵＦＧと下部ゲート部分ＬＦＧとの境界ＩＦよりもシリコン基板１０に近い。即ち、コントロールゲートＣＧは、上部ゲート部分ＵＦＧと下部ゲート部分ＬＦＧとの間において、境界ＩＦよりも深く（低く）、素子分離部ＳＴＩ内に突出している。コントロールゲートＣＧの下端ＬＥｃｇは、境界ＩＦから深さＤ１だけ素子分離部ＳＴＩの内部に入り込んでいる。
図２に示すように、コントロールゲートＣＧおよびフローティングゲートＦＧは、保護膜７０、７１によって被覆されている。さらに、層間絶縁膜７２が保護膜７０、７１上に設けられている。メモリセルＭＣ０は、ドレイン側に隣接するメモリセルＭＣ１とドレイン層６０およびビット線コンタクトＢＬＣを共有する。また、メモリセルＭＣ０は、ソース側に隣接するメモリセルＭＣ２とソース層５０およびソース線コンタクトＳＬＣを共有する。ＮＯＲ型フラッシュメモリでは、ビット線コンタクトＢＬＣがカラム方向においてフローティングゲートＦＧの一方の側面に隣接し、ソース線コンタクトＳＬＣがフローティングゲートＦＧの他方の側面に隣接している。
ビット線コンタクトＢＬＣは、層間絶縁膜７２、保護膜７０、７１を貫通して、ドレイン層６０に接続されており、ドレイン層６０をビット線ＢＬに電気的に接続する。ソース線コンタクトＳＬＣは、層間絶縁膜７２、保護膜７０、７１を貫通して、ソース層５０に接続されており、ソース層５０をソース線ＳＬに電気的に接続する。
図４は、境界ＩＦからシリコン基板１０へ突出したコントロールゲートＣＧの下端ＬＥｃｇの深さＤ１とフローティングゲートＦＧ−コントロールゲートＣＧ間のカップリング比との関係を示すグラフである。
Ｄ１が０未満である場合（図示せず）、コントロールゲートＣＧの下端ＬＥｃｇがフローティングゲートＦＧ間において素子分離部ＳＴＩ内に入り込んでいない。これは、従来の構造に該当する（非特許文献１参照）。
本実施形態では、Ｄ１が０より大きく、コントロールゲートＣＧの下端ＬＥｃｇがフローティングゲートＦＧ間において素子分離部ＳＴＩ内に入り込んでいる。これにより、コントロールゲートＣＧとフローティングゲートＦＧ間のカップリング比（Ｃｉｐｄ／Ｃｆｇ）が効果的に増大することが分かった。フローティングゲートＦＧの構成を変更せずに、コントロールゲートＣＧのみの構成を変更しているので、フローティングゲートＦＧの全体の容量Ｃｆｇの増大を抑制しつつ、フローティングゲートとコントロールゲートとの間の容量Ｃｉｐｄを増大させることができるからである。
また、本実施形態では、コントロールゲートＣＧの下端ＬＥｃｇを素子分離部ＳＴＩ内に深く挿入しているが、フローティングゲートＦＧまたはコントロールゲートＣＧの表面積を増大させていない。従って、チップサイズを増大させない。即ち、本実施形態は、チップサイズを増大させることなく、コントロールゲートＣＧとフローティングゲートＦＧ間のカップリング比（Ｃｉｐｄ／Ｃｆｇ）を効果的に増大させることができる。
さらに、本実施形態では、フローティングゲートＦＧの側面の面積を増大させていない。従って、フローティングゲートＦＧとビット線コンタクトＢＬＣとの間の容量およびフローティングゲートＦＧとソース線コンタクトＳＬＣとの間の容量を増大させない。
例えば、図４に示すシミュレーションでは、深さＤ１が３０ｎｍである場合、カップリング比（Ｃｉｐｄ／Ｃｆｇ）は、従来構造（Ｄ１＝０）に比べて、約４％大きくなった。カップリング比が４％大きくなることによって、データ消去速度は約１０倍速くなる。
このように、本実施形態によれば、チップサイズを増大させることなく、かつ、信頼性を悪化させることなく、データの消去速度または書込み速度を改善することができる。
図５（Ａ）から図６（Ｃ）を参照して、本実施形態の製造方法を説明する。図５（Ａ）から図６（Ｃ）は、第１の実施形態によるＮＯＲ型フラッシュメモリの製造方法を示す断面図である。尚、図５（Ａ）から図６（Ｃ）では、１つのアクティブエリアＡＡの断面のみ示している。
まず、図５（Ａ）に示すように、シリコン基板１０の表面に複数のアクティブエリアＡＡを形成する。ロウ方向に隣接するアクティブエリアＡＡ間に絶縁材料（例えば、シリコン酸化膜）を埋込むことによって素子分離部ＳＴＩを形成する。このとき、素子分離部ＳＴＩの表面はアクティブエリアＡＡの上面よりも高く、アクティブエリアＡＡの上面は、絶縁材料によって被覆されている。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、アクティブエリアＡＡ上の絶縁材料を除去する。さらに、アクティブエリアＡＡの表面を酸化することによって、トンネル絶縁膜２０を形成する。
次に、フローティングゲートＦＧの材料（例えば、ポリシリコン）をトンネル絶縁膜２０および素子分離部ＳＴＩ上に堆積する。さらに、素子分離部ＳＴＩの上面が露出するまで、フローティングゲートＦＧの材料をＣＭＰ（Chemical Mechanical Polishing）で研磨する。これにより、図５（Ａ）に示すように、トンネル絶縁膜２０上にフローティングゲートＦＧの一部としての下部ゲート部分ＬＦＧが形成される。
次に、図５（Ｂ）に示すように、フローティングゲートＦＧの材料６０を素子分離部ＳＴＩおよび下部ゲート部分ＬＦＧ上に堆積する。このとき堆積されるフローティングゲートＦＧの材料６０は、下部ゲート部分ＬＦＧの材料と同じでよい。
次に、図５（Ｃ）に示すように、マスク材７０をフローティングゲートＦＧの材料６０上に堆積する。マスク材７０は、例えば、シリコン窒化膜である。リソグラフィおよびＲＩＥを用いて、マスク材７０をフローティングゲートＦＧの平面パターンに加工する。このとき、ロウ方向の断面において下部ゲート部分ＬＦＧよりも幅が広くなるようにマスク材７０をパターニングする。マスク材７０をマスクとして用いて、フローティングゲートＦＧの材料６０をＲＩＥでエッチングする。これにより、図５（Ｄ）に示すように上部ゲート部分ＵＦＧが形成される。
次に、マスク材７０をマスクとして用いて、上部ゲート部分ＵＦＧと下部ゲート部分ＬＦＧとの境界ＩＦよりも深い位置まで素子分離部ＳＴＩをＲＩＥで異方的にエッチングする。これにより、トレンチＴｒを素子分離部ＳＴＩ内に形成する。トレンチＴｒの底面は、境界ＩＦよりも深い。マスク材７０を除去することによって、図６（Ａ）に示す構造が得られる。
次に、図６（Ｂ）に示すように、トレンチＴｒの内壁に中間絶縁膜３０を堆積する。中間絶縁膜３０は、例えば、シリコン酸化膜である。
次に、図６（Ｃ）に示すように、中間絶縁膜３０上にコントロールゲートＣＧの材料を堆積し、この材料を平坦化する。これによって、コントロールゲートＣＧが中間絶縁膜３０を介してフローティングゲートＦＧ上に形成される。
その後、図２に示す保護膜７０、７１、層間絶縁膜７２、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを形成することによって、本実施形態によるＮＯＲ型フラッシュメモリが完成する。
上記製造方法によれば、フローティングゲートＦＧの形成後、素子分離部ＳＴＩのエッチング工程を従来の工程に追加するだけで、本実施形態によるＮＯＲ型フラッシュメモリを得ることができる。従って、本実施形態は、製造工程数をさほど増大させることなく形成することができる。
（第１の実施形態の変形例）
図７に示す工程を、図５（Ｄ）と図６（Ａ）との間に追加してもよい。図５（Ｄ）に示す工程を経た後、素子分離部ＳＴＩおよびマスク材７０上に絶縁材料９０を堆積する。絶縁材料９０は、素子分離部ＳＴＩの材料と同じでよい。ＣＭＰを用いて絶縁材料９０をマスク材７０の上面が露出するまで平坦化する。このとき、マスク材７０は、ストッパとして機能する。
その後、マスク材７０をマスクとして用いて、境界ＩＦよりも深い位置まで絶縁材料９０および素子分離部ＳＴＩをＲＩＥで異方的にエッチングする。これにより、図６（Ｂ）に示すようにトレンチＴｒが形成される。本変形例のその他の製造工程は、図５（Ａ）から図６（Ｃ）に示す方法と同様でよい。
絶縁材料９０を堆積し、これを平坦化する工程を追加することによって、複数のトレンチＴｒの底面の高さ（複数のトレンチＴｒの深さ）が一定になる。その結果、フローティングゲートＦＧの下端ＬＥｆｇの高さを揃えて、深さＤ１のばらつきを低減することができる。これは、フローティングゲートＦＧ−コントロールゲートＣＧ間のカップリング比のばらつきの抑制に繋がる。
（第２の実施形態）
図８は、第２の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図である。第２の実施形態では、コントロールゲートＣＧの下端ＬＥｃｇの位置がフローティングゲートＦＧの下端ＬＥｆｇおよびアクティブエリアＡＡの上端よりも深い位置に設定されている。即ち、コントロールゲートＣＧの下端ＬＥｃｇは、下部ゲート部分ＬＦＧの下端ＬＥｆｇおよびアクティブエリアＡＡの上端よりもシリコン基板１０に近い。境界ＩＦからコントロールゲートＣＧの下端ＬＥｃｇまでの深さＤ２は、Ｄ１よりも大きい。
これにより、カップリング比（Ｃｉｐｄ／Ｃｆｇ）を増大させることができるとともに、コントロールゲートＣＧがロウ方向に隣接するアクティブエリアＡＡ間を電気的にシールドすることができる。例えば、非選択のコントロールゲートＣＧの電圧を固定することによって、コントロールゲートＣＧは、隣接するアクティブエリアＡＡ間の電気的なディスターブを防止することができる。
コントロールゲートＣＧの下端ＬＥｃｇの深さは、さらに深くてもよい。これにより、ロウ方向に隣接するアクティブエリアＡＡをさらに効果的にシールドすることができる。また、コントロールゲートＣＧの下端ＬＥｃｇは、フローティングゲートＦＧの下端ＬＥｆｇまたはアクティブエリアＡＡの上端とほぼ同じ高さであってもよい。これにより、カップリング比（Ｃｉｐｄ／Ｃｆｇ）を効率的に増大させることができる。即ち、カップリング比（Ｃｉｐｄ／Ｃｆｇ）の高い増大率を維持することができる。
（第３の実施形態）
図９は、第３の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図である。第３の実施形態では、トレンチＴｒは、素子分離部ＳＴＩの等方性エッチングにより形成されている。よって、中間絶縁膜３０は、上部ゲート部分ＵＦＧおよび下部ゲート部分ＬＦＧの両方の側面に設けられており、さらに、上部ゲート部分ＵＦＧの底面の一部にも設けられている。これに伴い、コントロールゲートＣＧは、中間絶縁膜３０を介して上部ゲート部分ＵＦＧおよび下部ゲート部分ＬＦＧの両方の側面に面するように設けられている。さらに、コントロールゲートＣＧは、中間絶縁膜３０を介して上部ゲート部分ＵＦＧの底面の一部にも面するように設けられている。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。尚、境界ＩＦからコントロールゲートＣＧの下端ＬＥｃｇまでの深さＤ３は、Ｄ１に等しくてもよく、それ以上であってもよい。また、コントロールゲートＣＧが上部ゲート部分ＵＦＧの底面の一部および下部ゲート部分ＬＦＧの側面に面する限り、隣接する下部ゲート部分ＬＦＧ間のコントロールゲートＣＧ内にボイドが形成されていても問題はない。
コントロールゲートＣＧが上部ゲート部分ＵＦＧの底面の一部および下部ゲート部分ＬＦＧの側面に面するので、コントロールゲートＣＧとフローティングゲートＦＧとの対向面積はさらに増大する。従って、カップリング比（Ｃｉｐｄ／Ｃｆｇ）をさらに増大させることができる。
第３の実施形態は、トレンチＴｒの形成時に、素子分離部ＳＴＩを等方的にエッチングすればよい。第３の実施形態のその他の製造工程は、第１の実施形態の製造工程と同様でよい。
（第４の実施形態）
図１０は、第４の実施形態に従ったＮＯＲ型フラッシュメモリの構成を示す断面図である。第４の実施形態では、ストッパ膜８０が、隣接する下部ゲート部分ＬＦＧ間のコントロールゲートＣＧの下方に設けられている。ストッパ膜８０は、コントロールゲートＣＧの下の中間絶縁膜３０と素子分離部ＳＴＩとの間に設けられている。
ストッパ膜８０は、トレンチＴｒの形成時に、等方性エッチングのストッパとして機能する。これにより、コントロールゲートＣＧとアクティブエリアＡＡとの間の距離を保ちつつ、上部ゲート部分ＵＦＧの底面の一部および下部ゲート部分ＬＦＧの側面に接する素子分離部ＳＴＩを確実に除去することができる。上部ゲート部分ＵＦＧの底面の一部および下部ゲート部分ＬＦＧの側面に素子分離部ＳＴＩの材料を残存させないので、コントロールゲートＣＧとフローティングゲートＦＧ間のカップリング比を安定させることができる。
図１１（Ａ）から図１１（Ｅ）は、第４の実施形態に従ったＮＯＲ型フラッシュメモリの製造方法を示す断面図である。アクティブエリアＡＡをシリコン基板１０の表面に形成した後、素子分離部ＳＴＩの材料を堆積する。素子分離部ＳＴＩの材料をＣＭＰで研磨し、素子分離部ＳＴＩの表面を平坦化する。次に、ストッパ膜８０を素子分離部ＳＴＩの材料上に堆積する。ストッパ膜８０の材料は、例えば、シリコン窒化膜である。これにより、図１１（Ａ）に示す構造が得られる。
次に、ストッパ膜８０上に犠牲絶縁膜８２を堆積する。犠牲絶縁膜８２は、例えば、素子分離部ＳＴＩと同じ材料（シリコン酸化膜）でよい。さらに、リソグラフィおよびＲＩＥを用いて、アクティブエリアＡＡ上の犠牲絶縁膜８２およびストッパ膜８０を除去する。これにより、図１１（Ｂ）に示す構造が得られる。
次に、図５（Ａ）を参照して説明したように、トンネル絶縁膜２０、下部ゲート部分ＬＦＧを形成する。これにより、図１１（Ｃ）に示す構造が得られる。さらに、図５（Ｂ）から図５（Ｄ）を参照して説明したように、上部ゲート部分ＵＦＧを形成する。これにより、図１１（Ｄ）に示す構造が得られる。
次に、図１１（Ｅ）に示すように、等方性エッチングにより、犠牲絶縁膜８２を選択的にエッチングする。このときに、ストッパ膜８０がストッパとして機能し、上部ゲート部分ＵＦＧの下にある犠牲絶縁膜８２を完全に除去することができる。即ち、ストッパ膜８０が設けられていることによって、オーバーエッチングの時間を長くすることができる。
その後、図６（Ｂ）および図６（Ｃ）を参照して説明したように、中間絶縁膜３０およびコントロールゲートＣＧを形成することによって、図１０に示す構造が得られる。
上記第１から第４の実施形態は、ＮＯＲ型フラッシュメモリについて説明した。しかし、第１から第４の実施形態は、図１２および図１３に示すようなＮＡＮＤ型フラッシュメモリにも適用することができる。ＮＡＮＤ型フラッシュメモリの場合、ソース線コンタクトおよびビット線コンタクトはメモリセルＭＣの両側に設けられていない。このため、図１３に示すように、カラム方向の断面において、フローティングゲートＦＧ同士が層間絶縁膜ＩＬＤを介して隣接する。従って、ＮＡＮＤ型フラッシュメモリの場合、フローティングゲートＦＧの側面の面積を増大させると、カラム方向に隣接するメモリセルのフローティングゲートＦＧ間の容量が増大する。
第１から第４の実施形態では、フローティングゲートＦＧの側面の面積を増大させることなく、フローティングゲートＦＧとコントロールゲートＣＧとの間のカップリング比を増大させることができる。よって、第１から第４の実施形態は、ＮＡＮＤ型フラッシュメモリにも適用することができる。この場合、ＮＡＮＤ型フラッシュメモリは、第１から第４の実施形態それぞれの効果を得ることができる。尚、第１から第４の実施形態をＮＡＮＤ型フラッシュメモリに適用した場合、それらのロウ方向の断面は、図３、図８または図９に示す断面と同様である。
ＭＣ…メモリセル、ＡＡ…アクティブエリア、ＳＴＩ…素子分離部、ＦＧ…フローティングゲート、ＬＦＧ…下部ゲート部分、ＵＦＧ…上部ゲート部分、ＣＧ…コントロールゲート、２０…トンネル絶縁膜、３０…中間絶縁膜、ＢＬＣ…ビット線コンタクト、ＳＬＣ…ソース線コンタクト

Claims (5)

  1. 半導体基板の表面に形成された複数のアクティブエリアと、
    隣接する前記アクティブエリア間に設けられた素子分離部と、
    前記複数のアクティブエリア上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜を介して各前記アクティブエリアと対向する下部ゲート部分、および、前記アクティブエリアの延伸方向に対して垂直の断面において前記下部ゲート部分よりも幅が広く該下部ゲート部分上に設けられた上部ゲート部分をそれぞれ含む複数のフローティングゲートと、
    前記複数のフローティングゲートの上面および側面に設けられた中間絶縁膜と、
    前記中間絶縁膜を介して少なくとも前記複数のフローティングゲートの上面および側面に設けられたコントロールゲートとを備え、
    前記コントロールゲートの下端は、前記上部ゲート部分と前記下部ゲート部分との境界よりも前記半導体基板に近いことを特徴とする半導体記憶装置。
  2. 前記アクティブエリアの延伸方向において前記フローティングゲートの一方の側面に隣接するビット線コンタクトと、
    前記前記アクティブエリアの延伸方向において前記フローティングゲートの他方の側面に隣接するソース線コンタクトとをさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記中間絶縁膜は、前記上部ゲート部分および前記下部ゲート部分の両方の側面に設けられており、
    前記コントロールゲートは、前記中間絶縁膜を介して前記上部ゲート部分および前記下部ゲート部分の両方の側面に面するように設けられていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
  4. 半導体基板の表面に複数のアクティブエリアを形成し、
    隣接する前記アクティブエリア間に素子分離部を形成し、
    前記複数のアクティブエリア上にトンネル絶縁膜を形成し、
    前記トンネル絶縁膜上にフローティングゲートの一部としての下部ゲート部分を形成し、
    前記下部ゲート部分および前記素子分離部上にフローティングゲートの一部としての上部ゲート部分の材料を堆積し、
    前記上部ゲート部分の材料上にマスク材を堆積し、
    前記マスク材および前記上部ゲート部分の材料を、前記アクティブエリアの延伸方向に対して垂直の断面において前記下部ゲート部分よりも幅が広くなるようにパターニングし、
    前記マスク材をマスクとして用いて前記上部ゲート部分と前記下部ゲート部分との境界よりも深い位置まで前記素子分離部をエッチングして、前記素子分離部内にトレンチを形成し、
    前記トレンチ内壁に中間絶縁膜を形成し、
    前記中間絶縁膜上にコントロールゲートの材料を堆積することを具備し、
    前記コントロールゲートの下端が前記上部ゲート部分と前記下部ゲート部分との境界よりも前記半導体基板に近いことを特徴とする半導体記憶装置の製造方法。
  5. 半導体基板の表面に複数のアクティブエリアを形成し、
    隣接する前記アクティブエリア間に素子分離部を形成し、
    前記素子分離部の表面を平坦化し、
    前記素子分離部上にストッパ膜を形成し、
    前記ストッパ膜上に犠牲絶縁膜を堆積し、
    前記アクティブエリア上の前記犠牲絶縁膜および前記ストッパ膜を除去し、
    前記複数のアクティブエリア上にトンネル絶縁膜を形成し、
    前記トンネル絶縁膜上にフローティングゲートの一部としての下部ゲート部分を形成し、
    前記下部ゲート部分および前記素子分離部上にフローティングゲートの一部としての上部ゲート部分の材料を堆積し、
    前記上部ゲート部分の材料上にマスク材を堆積し、
    前記マスク材および前記上部ゲート部分の材料を、前記アクティブエリアの延伸方向に対して垂直の断面において前記下部ゲート部分よりも幅が広くなるようにパターニングし、
    前記マスク材をマスクとして用いて前記犠牲絶縁膜を等方的にエッチングして、前記上部ゲート部分の下方に達するトレンチを形成し、
    前記トレンチ内壁に中間絶縁膜を形成し、
    前記中間絶縁膜上にコントロールゲートの材料を堆積することを具備する半導体記憶装置の製造方法。
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