JP2009016615A - 半導体記憶装置 - Google Patents
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Abstract
【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。
【選択図】図１
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。
【選択図】図１
Description
本発明は、チャネル部の基板面を湾曲させたセルを有する半導体記憶装置に関する。
不揮発性メモリでは、例えば特許文献１のＦＩＧ．１等において、チャネル部の基板表面を一様に湾曲させたセルが提案されている（以下、湾曲型セルと称す）。
この湾曲型セルの場合、アクティブエリアＡＡのピッチを微細化していくと、トンネル絶縁膜、電荷蓄積層及びブロック絶縁膜が隣り合うアクティブエリアＡＡ間のスペースを埋めてしまい、このスペースにコントロールゲート電極が入る余地がなくなる。このため、有効なチャネルの面積や電荷蓄積層の面積を確保することが困難となる。
例えば、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造の不揮発性メモリとして、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜の膜厚をそれぞれ４ｎｍ、６ｎｍ、１０ｎｍとした場合、アクティブエリアＡＡのハーフピッチを２０〜２５ｎｍ程度に微細化すると、コントロールゲート電極に印加された電圧に応じて所望の電界がかかるチャネルの面積及び電荷蓄積層の面積は、基板表面が平らなセルの場合（以下、平面型セルと称す）と比べて小さくなってしまう。
以上のように、従来の湾曲型セルでは、微細化を図ると、有効なチャネルの面積や電荷蓄積層の面積を確保することが困難となる。このため、セルデータのリード時にセルデータのレベルに応じたトランジスタ電流のオン／オフ比が取れなくなるといった問題が発生する。さらに、電荷蓄積層に注入される電荷数も減ることから、データリテンション時の電荷漏れがあった場合、セルトランジスタの閾値への影響が大きくなるといった問題も発生する。
米国特許出願公開第2006/0046388 A1号明細書
本発明は、チャネル部の基板面を湾曲させつつ、有効なチャネル及び電荷蓄積層の面積を確保することが可能な半導体記憶装置を提供する。
本発明の一視点による半導体記憶装置は、基板面から突出する凸部が形成され、前記凸部の上端部は湾曲し、前記凸部の根元は第１の幅を有する半導体基板と、前記凸部の前記根元の前記基板面上に形成され、前記凸部の上面よりも低い上面を有し、第２の幅を有する第１の素子分離絶縁膜と、前記凸部内に形成され、前記第１及び第２の幅よりも狭い第３の幅を有する第２の素子分離絶縁膜と、前記凸部及び前記第１の素子分離絶縁膜上に形成され、電荷蓄積層を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記第１の素子分離絶縁膜の前記上面の上方において前記ゲート電極と前記ゲート絶縁膜とが接する第１の部分の高さは、前記第２の素子分離絶縁膜の上面の上方において前記ゲート電極と前記ゲート絶縁膜とが接する第２の部分の高さより低い。
本発明によれば、チャネル部の基板面を湾曲させつつ、有効なチャネル及び電荷蓄積層の面積を確保することが可能な半導体記憶装置を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［１］メモリセルの構造
図１は、本発明の一実施形態に係るフラッシュメモリのメモリセルの断面図を示す。以下に、半導体記憶装置としてＭＯＮＯＳ型フラッシュメモリを例に挙げて、メモリセルの構造について説明する。但し、本実施形態は、ＭＯＮＯＳ型に限定されず、フローティングゲート型にも適用することが可能である。また、本実施形態は、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等に適用可能である。
図１は、本発明の一実施形態に係るフラッシュメモリのメモリセルの断面図を示す。以下に、半導体記憶装置としてＭＯＮＯＳ型フラッシュメモリを例に挙げて、メモリセルの構造について説明する。但し、本実施形態は、ＭＯＮＯＳ型に限定されず、フローティングゲート型にも適用することが可能である。また、本実施形態は、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等に適用可能である。
図１に示すように、半導体基板（例えばシリコン基板）１１には基板面から突出する凸部１８が形成されている。この凸部１８の上端部は湾曲している。この湾曲した凸部１８には２つのセルトランジスタＳＴｒ１、ＳＴｒ２が形成されている。セルトランジスタＳＴｒ１、ＳＴｒ２は、ゲート絶縁膜４０とコントロールゲート電極２８とでそれぞれ構成されている。ゲート絶縁膜４０は、トンネル絶縁膜２５と電荷蓄積層２６とブロック絶縁膜２７とを有する。このように、１つの凸部１８に対して、凸部１８の湾曲部分をアクティブエリアＡＡとする２ビットのメモリセルが形成されている。
半導体基板１１内には、ＳＴＩ（Shallow Trench Isolation）構造の第１及び第２の素子分離絶縁膜ＳＴＩ１、ＳＴＩ２がＷＬ方向（コントロールゲート電極２８の延在方向）にアクティブエリアＡＡを挟んで交互に形成されている。第１の素子分離絶縁膜ＳＴＩ１は、凸部１８の根元の基板面上に形成され、素子分離溝１６内に埋め込まれている。第２の素子分離絶縁膜ＳＴＩ２は、凸部１８内に形成され、セルトランジスタＳＴｒ１、ＳＴｒ２のアクティブエリアＡＡを分離している。このアクティブエリアＡＡは第１の素子分離絶縁膜ＳＴＩ１側に向かって湾曲し、第２の素子分離絶縁膜ＳＴＩ２側の曲率は第１の素子分離絶縁膜ＳＴＩ側の曲率に比べて小さくなっている。
第２の素子分離絶縁膜ＳＴＩ２の右側面から第１の素子分離絶縁膜ＳＴＩ１を介した隣の第２の素子分離絶縁膜ＳＴＩ２の右側面までを１ピッチとする。この場合、第１の素子分離絶縁膜ＳＴＩ１のＷＬ方向の幅Ｗ２はハーフピッチよりも広く、第２の素子分離絶縁膜ＳＴＩ２のＷＬ方向の幅Ｗ３はハーフピッチより狭い。従って、第１及び第２の素子分離絶縁膜ＳＴＩ１、ＳＴＩ２のＷＬ方向の幅Ｗ２、Ｗ３は互いに異なる。第２の素子分離絶縁膜ＳＴＩ２の幅Ｗ３は、凸部１８のＷＬ方向の幅Ｗ１及び第１の素子分離絶縁膜ＳＴＩ１のＷＬ方向の幅Ｗ２より狭い。
アクティブエリアＡＡのＷＬ方向の幅Ｗ４は、第１の素子分離絶縁膜ＳＴＩ１上においてコントロールゲート電極２８が隣り合うアクティブエリアＡＡ間に十分に入り込むようにハーフピッチよりも狭くする。これにより、有効なチャネル幅Ｘ及び電荷蓄積層２６の幅Ｙを大きく確保することができる。
第１の素子分離絶縁膜ＳＴＩ１の上面Ｃの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面Ｄの高さより低い。第１及び第２の素子分離絶縁膜ＳＴＩ１、ＳＴＩ２の底面は、同じ深さでも異なる深さでもよい。
第１の素子分離絶縁膜ＳＴＩ１の上面Ｃの上方においてコントロールゲート電極２８とブロック絶縁膜２７とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面Ｄの上方においてコントロールゲート電極２８とブロック絶縁膜２７とが接する第２の部分Ｂの高さより低い。第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面Ｄ（凸部１８の上面）よりも低いことが望ましい。このように、コントロールゲート電極２８は、隣接する凸部１８間に入り込んでいる。
第１の部分Ａのゲート絶縁膜４０の膜厚Ｔ１は、第２の部分Ｂのゲート絶縁膜４０の膜厚Ｔ２よりも薄くなっている。具体的には、第２の素子分離絶縁膜ＳＴＩ２の上面上はトンネル絶縁膜２５、電荷蓄積層２６及びブロック絶縁膜２７の３層構造となっているのに対し、第１の素子分離絶縁膜ＳＴＩ１の上面上はトンネル絶縁膜２５が形成されずに電荷蓄積層２６及びブロック絶縁膜２７の２層構造となっている。このような膜厚関係により、コントロールゲート電極２８を隣接する凸部１８間により入り込ませることができる。尚、例えば、ゲート絶縁膜４０がＯＮＯ又はＯＡＯ等の３層トンネル膜の場合は、ＡＬＤ等の成膜プロセスが使われるので、第１の素子分離絶縁膜ＳＴＩ１上に絶縁膜２５が形成されてもよい。
トンネル絶縁膜２５は、凸部１８の上面及び側面、第２の素子分離絶縁膜ＳＴＩ２の上面を覆う。トンネル絶縁膜２５は、ＷＬ方向において、凸部１８（２セル）毎に分離されているが、第１の素子分離絶縁膜ＳＴＩ１上にも形成して隣接する凸部１８を跨いでもよい。
電荷蓄積層２６は、隣接する凸部１８を跨いで形成されている。本図の場合、第１の素子分離絶縁膜ＳＴＩ１上にはトンネル絶縁膜２５が形成されないため、電荷蓄積層２６は第１の素子分離絶縁膜ＳＴＩ１に直接接している。尚、電荷蓄積層２６は、ＷＬ方向において、凸部１８（２セル）毎又は１セル毎に分断してもよい。
ブロック絶縁膜２７は、隣接する凸部１８を跨いで形成されている。尚、ブロック絶縁膜２７は、ＷＬ方向において、凸部１８（２セル）毎又は１セル毎に分断してもよい。
上述するセルトランジスタＳＴｒ１、ＳＴｒ２は、例えば次のような材料で形成されている。トンネル絶縁膜２５はＳｉ酸化膜（ＳｉＯ２膜）、電荷蓄積層２６はＳｉ窒化膜（ＳｉＮ膜）、ブロック絶縁膜２７はＡｌ酸化膜（Ａｌ２Ｏ３膜）、コントロールゲート電極２８はＴａＮ等のメタル又はポリシリコンで形成される。上記の材料を用いた場合、トンネル絶縁膜２５の膜厚は例えば４ｎｍ、電荷蓄積層２６の膜厚は例えば６ｎｍ、ブロック絶縁膜２７の膜厚は例えば１０ｎｍである。従って、トンネル絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７の順で厚くなっている。
尚、セルトランジスタＳＴｒ１、ＳＴｒ２は、上記の材料に限定されず、種々変更可能である。
例えば、トンネル絶縁膜２５については、ＳｉＯ２とＳｉＮとＳｉＯ２との３層膜、ＳｉＯ２とＡｌ２Ｏ３とＳｉＯ２との３層膜、ＳｉＯＮとＳｉＯ２との２層膜、ＳｉＯ２と２ｎｍ以下の膜厚のＳｉとＳｉＯ２との３層膜を適用することができる。
電荷蓄積層２６については、ＨｆＡｌＯ、ＨｆＯＮ、ＨｆＳｉＮ、Ａｌ２Ｏ３とＳｉＮとの積層膜を適用することができる。
ブロック絶縁膜２７については、Ａｌ２Ｏ３とＳｉＯ２との積層膜、又はＬａＡｌＯを含む膜を適用することができる。
コントロールゲート電極２８については、ＣｏＳｉ、ＮｉＳｉ、又はＴａＮを含むメタル材料を適用することができる。
さらに、アクティブエリアＡＡのピッチ、第１の素子分離絶縁膜ＳＴＩ１の幅Ｗ２、第２の素子分離絶縁膜ＳＴＩ２の幅Ｗ３、トンネル絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７、コントロールゲート電極２８の材料及び膜厚は、その効果が発揮できる範囲で変更して設定できる。
［２］製造方法
図２から図１９（ａ）及び（ｂ）は、本発明の一実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。ここで、図２から図１６、図１７（ａ）、図１８（ａ）及び図１９（ａ）は、ＷＬ方向（アクティブエリアＡＡに垂直な方向）の断面であり、図１７（ｂ）、図１８（ｂ）及び図１９（ｂ）は、ＢＬ方向（ＷＬ方向に垂直な方向）の断面である。以下に、メモリセルの製造方法について説明するとともに、適宜、周辺回路部等の製造方法も説明する。
図２から図１９（ａ）及び（ｂ）は、本発明の一実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。ここで、図２から図１６、図１７（ａ）、図１８（ａ）及び図１９（ａ）は、ＷＬ方向（アクティブエリアＡＡに垂直な方向）の断面であり、図１７（ｂ）、図１８（ｂ）及び図１９（ｂ）は、ＢＬ方向（ＷＬ方向に垂直な方向）の断面である。以下に、メモリセルの製造方法について説明するとともに、適宜、周辺回路部等の製造方法も説明する。
まず、リソグラフィ工程とイオン注入プロセスを使用し、ウェル及びチャネル部の不純物濃度及びプロファイルが所望値となるように調整する。その後、周辺回路部において、ゲート絶縁膜（図示せず）とポリシリコンからなるゲート電極（図示せず）が形成される。
次に、図２に示すように、例えばシリコンからなる半導体基板１１の表面が酸化され、半導体基板１１上にＳｉＯ２膜１２が形成される。次に、ＣＶＤ（Chemical Vapor Deposition）により、ＳｉＯ２膜１２上にＳｉＮ膜１３及びＢＳＧ（Boron Silicate Glass）膜１４が順に形成される。ここで、ＳｉＮ膜１３の膜厚は、後述する図１１の工程において、狭い素子分離溝２３の形成時におけるマスク２２ａの高さを決めることになるため、必要な厚さに設定する。
次に、図３に示すように、ＢＳＧ膜１４上にレジスト１５が塗布され、リソグラフィ技術によりレジスト１５がパターニングされる。
次に、図４に示すように、レジスト１５をマスクとして、ＢＳＧ膜１４がＲＩＥ（Reactive Ion Etching）等の異方性エッチングで除去される。その後、レジスト１５が剥離される。
次に、図５に示すように、ＢＳＧ膜１４をマスクとして、ＳｉＮ膜１３、ＳｉＯ２膜１２、半導体基板１１がＲＩＥ等の異方性エッチングで除去される。これにより、半導体基板１１内に広い素子分離溝１６が形成される。この際、周辺回路部においても素子分離溝（図示せず）が形成される。素子分離溝１６の深さは、メモリセルアレイ部及び周辺回路部の素子分離に必要な深さとなる。その後、ＢＳＧ膜１４がウエットエッチング等の等方性エッチングで剥離される。
次に、図６に示すように、半導体基板１１がバーズビーク状に酸化され、半導体基板１１の表面にＳｉＯ２膜１７が形成される。従って、半導体基板１１に上端部が湾曲した凸部１８が形成される。尚、必要に応じて、バーズビーク酸化前に水素アニール等を行ってもよい。また、周辺回路部及び選択ゲート部等は、必要に応じて、バーズビーク酸化時にＳｉＮ膜等からなるマスクでカバーしてもよい。
次に、図７に示すように、メモリセルアレイ部の素子分離溝１６がＳｉＯ２膜１９で埋め込まれる。この際、周辺回路部の素子分離溝（図示せず）もＳｉＯ２膜１９で埋め込まれる。
次に、図８に示すように、ＣＭＰ（Chemical Mechanical Polish）でＳｉＯ２膜１９が平坦化され、ＳｉＮ膜１３が露出される。
次に、図９に示すように、凸部１８上のＳｉＮ膜１３がウエットエッチング等の等方性エッチングで剥離され、溝２０が形成される。次に、凸部１８上のＳｉＯ２膜１２、１７がエッチングされ、凸部１８を一旦露出させる。その後、再度、凸部１８の表面が酸化され、薄いＳｉＯ２膜２１が形成される。
次に、図１０に示すように、ＣＶＤにより、ＳｉＮ膜２２が溝２０の側面及び底面からＳｉＯ２膜１９上に連続して堆積される。このＳｉＮ膜２２の膜厚は、将来アクティブエリアＡＡとなる領域の幅を決めるものであるため、アクティブエリアＡＡの所望幅となるように設定する。
次に、図１１に示すように、ＳｉＮ膜２２がエッチバックされ、ＳｉＯ２膜１９、２１が露出される。これにより、溝２０の側壁（ＳｉＯ２膜１９の側壁）にマスク２２ａが形成される。次に、マスク２２ａ及びＳｉＯ２膜１９をマスクとして、半導体基板１１の凸部１８がＲＩＥ等の異方性エッチングで除去される。これにより、狭い素子分離溝２３が形成される。この素子分離溝２３の深さは、素子分離溝１６と同様、素子分離に必要な深さに設定する。例えば、素子分離溝２３は素子分離溝１６と同じ深さにする。
次に、図１２に示すように、リソグラフィ技術により、メモリセルアレイ部の素子分離溝１６に埋め込んだＳｉＯ２膜１９の上部が選択的にエッチングされる。これにより、ＳｉＯ２膜１９の上面は、マスク２２ａの上面よりも下方に下げられる。これは、後述する図１４の工程において、最終的に素子分離絶縁膜ＳＴＩ１となるＳｉＯ２膜１９の上面の高さが凸部１８の湾曲部分より下方になるようにするためである。
次に、図１３に示すように、素子分離溝２３がＳｉＯ２膜２４で埋め込まれる。
次に、図１４に示すように、ＳｉＯ２膜１９、２４が所望の高さまでエッチングされる。これにより、ＳｉＯ２膜２４の上面は凸部１８の湾曲部の上端まで下げられ、ＳｉＯ２膜１９の上面は凸部１８の湾曲部の下端まで下げられる。
次に、図１５に示すように、マスク２２ａとマスク２２ａの下に形成されているＳｉＯ２膜２１がウエットエッチング等の等方性エッチングで剥離され、凸部１８の湾曲部が露出される。これにより、隣り合う凸部１８間に幅の広い素子分離絶縁膜ＳＴＩ１が形成され、凸部１８内に幅の狭い素子分離絶縁膜ＳＴＩ２が形成される。
次に、図１６に示すように、メモリセルアレイ部及び周辺回路部において、酸化膜等のトンネル絶縁膜２５、ＳｉＮ等の電荷蓄積層２６、Ａｌ２Ｏ３膜等のブロック絶縁膜２７が順に堆積される。次に、周辺回路部においては、リソグラフィ技術によりブロック絶縁膜２７、電荷蓄積層２６、トンネル絶縁膜２５が選択的に剥離され、あらかじめ形成したゲート電極（図示せず）を露出させる。その後、メモリセルアレイ部及び周辺回路部のブロック絶縁膜２７上に不純物をドープしたポリシリコン又はメタルからなるゲート電極２８が堆積される。
次に、図１７（ａ）及び（ｂ）に示すように、ゲート電極２８上に例えばＳｉＮからなるマスク２９が堆積され、このマスク２９上にレジスト３０が塗布される。その後、リソグラフィによりレジスト３０がパターニングされる。
次に、図１８（ａ）及び（ｂ）に示すように、マスク２９がパターニングされた後、レジスト３０が剥離される。次に、このパターニングされたマスク２９を用いて、ゲート電極２８、ブロック絶縁膜２７、電荷蓄積層２６がＲＩＥ等の異方性エッチングで除去される。さらに、ゲート電極２８、トンネル絶縁膜２５がパターニングされる。その後、ソース・ドレイン部にイオン注入によりソース・ドレイン拡散層（図示せず）が形成される。
次に、図１９（ａ）及び（ｂ）に示すように、ゲート間にＳｉＯ２膜３１が埋め込まれる。次に、メモリセルアレイ上にＳｉＮ膜３２が堆積され、このＳｉＮ膜３２上にＳｉＯ２膜３３が形成される。その後、メモリセルアレイを動作させるに必要な複数のコンタクト、配線層、パッシベーション膜、パッド等（図示せず）が形成される。
［３］チャネルの有効幅
図２０は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、アクティブエリア幅に対するチャネルの有効幅の比較図を示す。ここでは、アクティブエリアＡＡのハーフピッチ（ＡＡ−Ｈ．Ｐ．）を２３ｎｍ、トンネル絶縁膜（ＳｉＯ２）の膜厚を４ｎｍ、電荷蓄積層（ＳｉＮ）の膜厚を６ｎｍ、ブロック絶縁膜（Ａｌ２Ｏ３）の膜厚を１０ｎｍとする。尚、チャネル幅は図１のＸ、アクティブエリアＡＡの幅は図１のＷ４に対応する。
図２０は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、アクティブエリア幅に対するチャネルの有効幅の比較図を示す。ここでは、アクティブエリアＡＡのハーフピッチ（ＡＡ−Ｈ．Ｐ．）を２３ｎｍ、トンネル絶縁膜（ＳｉＯ２）の膜厚を４ｎｍ、電荷蓄積層（ＳｉＮ）の膜厚を６ｎｍ、ブロック絶縁膜（Ａｌ２Ｏ３）の膜厚を１０ｎｍとする。尚、チャネル幅は図１のＸ、アクティブエリアＡＡの幅は図１のＷ４に対応する。
図２０に示すように、アクティブエリアＡＡの幅を１５ｎｍから１９ｎｍ程度の範囲に設定した場合、本実施形態の湾曲型セルのチャネルの有効幅は２３．５ｎｍから３０ｎｍ程度となり、従来の平面型セルのチャネルの有効幅は１５ｎｍから１９ｎｍ程度となり、従来の湾曲型セルのチャネルの有効幅は１５ｎｍから１７．５ｎｍ程度となる。
以上のように、本実施形態の湾曲型セルは、アクティブエリアＡＡの幅を１５ｎｍから１９ｎｍ程度の範囲に微細化した場合も、従来の曲型セル及び平面型セルに対して大きな有効チャネル幅を確保できることが分かる。
［４］電荷蓄積層の有効幅
図２１は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、アクティブエリア幅に対する電荷蓄積層の有効幅の比較図を示す。本図では、図２０と同様の膜構成のセルを用いる。尚、電荷蓄積層の幅は図１のＹ、アクティブエリアＡＡの幅は図１のＷ４に対応する。
図２１は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、アクティブエリア幅に対する電荷蓄積層の有効幅の比較図を示す。本図では、図２０と同様の膜構成のセルを用いる。尚、電荷蓄積層の幅は図１のＹ、アクティブエリアＡＡの幅は図１のＷ４に対応する。
図２１に示すように、アクティブエリアＡＡの幅を１５ｎｍから１９ｎｍ程度の範囲に設定した場合、本実施形態の湾曲型セルの電荷蓄積層の有効幅は３４ｎｍから４１ｎｍ程度となり、従来の平面型セルの電荷蓄積層の有効幅は１５ｎｍから１９ｎｍ程度となり、従来の湾曲型セルの電荷蓄積層の有効幅は２９ｎｍから２９．５ｎｍ程度となる。
以上のように、本実施形態の湾曲型セルは、アクティブエリアＡＡの幅を１５ｎｍから１９ｎｍ程度の範囲に微細化した場合も、従来の曲型セル及び平面型セルに対して大きな有効電荷蓄積層幅を確保できることが分かる。
［５］ゲート絶縁膜の相対的な電位分布
図２２は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、データ書き込み時にコントロールゲート電極に正の電圧を印加した場合のトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜の相対的な電位分布の比較図を示す。ここでは、トンネル絶縁膜としてＳｉＯ２膜、電荷蓄積層としてＳｉＮ膜、ブロック絶縁膜としてＡｌ２Ｏ３膜を用いている。本実施形態の湾曲型セルの曲率は０．７５、従来の湾曲型セルの曲率は０．３７５である。
図２２は、本実施形態の湾曲型セルと従来の湾曲型セル及び平面型セルについて、データ書き込み時にコントロールゲート電極に正の電圧を印加した場合のトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜の相対的な電位分布の比較図を示す。ここでは、トンネル絶縁膜としてＳｉＯ２膜、電荷蓄積層としてＳｉＮ膜、ブロック絶縁膜としてＡｌ２Ｏ３膜を用いている。本実施形態の湾曲型セルの曲率は０．７５、従来の湾曲型セルの曲率は０．３７５である。
図２２に示すように、本実施形態の湾曲型セルは、従来の湾曲型セルと同様、従来の平面型セルと比べて、トンネル絶縁膜に印加される電界を相対的に強めることができ、一方、ブロック絶縁膜に印加される電界は相対的に弱めることができる。例えばＮＡＮＤフラッシュメモリの場合、データ書き込み時は、コントロールゲート電極に正の電圧を印加し、トンネル絶縁膜にＦＮ電流を流すことで、電荷蓄積層に電子を注入する。このような場合も、トンネル絶縁膜にかかる電界を従来の平面型セルと同様となるようにコントロールゲート電極へ印加する電圧を下げることができるので、ブロック絶縁膜に印加される電界も下げることができる。これにより、ブロック絶縁膜に印加される電界が最も大きくなるデータ書き込み終了時、電荷蓄積層に注入された電子がコントロールゲート電極へ流れ込んでしまうことを抑制できる。従って、より多くの電子が電荷蓄積層に残留し、セルの閾値をより高く設定することができる。同様に、データ消去時に、電荷蓄積層から電子をＳｉ基板へ引き抜く場合、又はＳｉ基板からホールを注入する場合も、ブロック絶縁膜にかかる電界を相対的に下げることができる。このため、ブロック絶縁膜にかかる電界を抑制できるので、ブロック絶縁膜からの電子の注入が抑制され、深い閾値まで消去することができる。従って、プログラム時と消去時のトランジスタ閾値差を大きくすることができる。
以上のように、本実施形態では、チャネル部を湾曲させることで、メモリセルへのプログラム時及びデータ消去時に、局所的にゲート絶縁膜に電界が強く印加されることを防止できる。さらに、平面型セルと比べて、トンネル絶縁膜に印加される電界を相対的に強め、ブロック絶縁膜に印加される電界を相対的に弱めることができる。従って、プログラム時及び消去時のリーク電流を低減し、プログラム時と消去時のトランジスタ閾値差を大きくすることができる。
［６］実施形態の効果
本実施形態によれば、ハーフピッチよりも広い幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１とハーフピッチよりも狭い幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２とを交互に配置し、第１の素子分離絶縁膜ＳＴＩ１の上面を第２の素子分離絶縁膜ＳＴＩ２の上面より低くし、第２の素子分離絶縁膜ＳＴＩ２から第１の素子分離絶縁膜ＳＴＩ１に向かってチャネル部を湾曲させている。
本実施形態によれば、ハーフピッチよりも広い幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１とハーフピッチよりも狭い幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２とを交互に配置し、第１の素子分離絶縁膜ＳＴＩ１の上面を第２の素子分離絶縁膜ＳＴＩ２の上面より低くし、第２の素子分離絶縁膜ＳＴＩ２から第１の素子分離絶縁膜ＳＴＩ１に向かってチャネル部を湾曲させている。
これにより、隣接するアクティブエリアＡＡ間の第１の素子分離絶縁膜ＳＴＩの上方において、コントロールゲート電極２８を下方まで入り込ませることができる。このため、コントロールゲート電極２８からの電界によって形成する基板内のチャネル幅Ｘ、さらに電荷蓄積層２６の幅Ｙを広くすることができるので、有効なチャネル及び電荷蓄積層２６の面積を確保することができる。従って、データ書き込み及び消去時にトンネル絶縁膜２５に相対的に強い電界を印加し、一方、ブロック絶縁膜２７にかかる電界を相対的に弱めることができる。このため、セルを微細化した場合も、プログラム時と消去時のセルトランジスタＳＴｒの閾値差を大きくできるという湾曲型セルの効果を維持しつつ、セルトランジスタＳＴｒのドレイン電流、蓄積電荷量を向上させ、データリテンションを長くすることができる。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…半導体基板、１２、１７、１９、２１、２４、３１、３３…ＳｉＯ２膜、１３、２２、３２…ＳｉＮ膜、１４…ＢＳＧ膜、１５、３０…レジスト、１６…広い素子分離溝、１８…凸部、２０…溝、２２ａ、２９…マスク、２３…狭い素子分離溝、２５…トンネル絶縁膜、２６…電荷蓄積層、２７…ブロック絶縁膜、２８…コントロールゲート電極、４０…ゲート絶縁膜、ＳＴＩ１…広い素子分離絶縁膜、ＳＴＩ２…狭い素子分離絶縁膜、ＡＡ…アクティブエリア、ＳＴｒ１、ＳＴｒ２…セルトランジスタ。
Claims (5)
- 基板面から突出する凸部が形成され、前記凸部の上端部は湾曲し、前記凸部の根元は第１の幅を有する半導体基板と、
前記凸部の前記根元の前記基板面上に形成され、前記凸部の上面よりも低い上面を有し、第２の幅を有する第１の素子分離絶縁膜と、
前記凸部内に形成され、前記第１及び第２の幅よりも狭い第３の幅を有する第２の素子分離絶縁膜と、
前記凸部及び前記第１の素子分離絶縁膜上に形成され、電荷蓄積層を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を具備し、
前記第１の素子分離絶縁膜の前記上面の上方において前記ゲート電極と前記ゲート絶縁膜とが接する第１の部分の高さは、前記第２の素子分離絶縁膜の上面の上方において前記ゲート電極と前記ゲート絶縁膜とが接する第２の部分の高さより低いことを特徴とする半導体記憶装置。 - 前記ゲート絶縁膜は、前記電荷蓄積層と前記電荷蓄積層を挟む酸化膜とを含むことを特徴とする請求項１に記載の半導体記憶装置。
- 前記ゲート絶縁膜は、Ｓｉ窒化膜で形成された前記電荷蓄積層と前記電荷蓄積層を挟むＳｉ酸化膜及びＡｌ酸化膜とを含むことを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の部分の前記高さは、前記凸部の前記上面よりも低いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記凸部に前記第２の素子分離絶縁膜で分離された２ビットのメモリセルが形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
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