JP2001189453A - 完全空乏、完全反転、垂直チャネル、短長及びデュアル・ゲート型ｃｍｏｓ電界効果トランジスタ - Google Patents

完全空乏、完全反転、垂直チャネル、短長及びデュアル・ゲート型ｃｍｏｓ電界効果トランジスタ

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Abstract

(57)【要約】 【課題】 ＦＥＴの完全空乏及び完全反転導電特性を、
特別の技術を用いることなく、達成すること。 【解決手段】 長さの短い垂直方向のチャネル、デュア
ル・ゲート、ＣＭＯＳ型ＦＥＴが、ショート・チャネル
効果に対する改善された免疫性を獲得している。このＦ
ＥＴ（２０）は、複数の垂直方向に伸長するチャネル・
セグメント（４０）と、これらのチャネル・セグメント
の間に配置された複数の垂直方向に向けられたゲート・
セグメントを有するゲート構造とを有している。ＦＥＴ
を製造する方法は、複数のチャネル・セグメントを形成
するステップと、チャネルの間の空間におけるサブトラ
クティブ法による酸化によってセグメントの幅を減少さ
せるステップとを含む。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、相補型金属酸化物
（酸化膜）半導体（ＣＭＯＳ）集積回路（ＩＣ）におい
て形成される電界効果トランジスタ（ＦＥＴ）に関す
る。更に詳しくは、本発明は、デュアル・ゲート構造と
相互に組み合わされて完全空乏及び完全反転チャネル動
作及び導電特性を得ている、比較的長さが短く垂直方向
に向けられたチャネル構造を有する新規で改善されたプ
レーナＦＥＴに関する。更に、本発明は、ＦＥＴが完全
空乏及び完全反転なチャネル動作と導電特性とを得るの
に要求される程に小さな構造上の幅を達成することがで
きないフォトリソグラフィ技術などの通常（従来型）の
ＣＭＯＳ製造技術を用いて、そのような改善されたＦＥ
Ｔを製造することに関する。
【発明の背景】本発明に至る２０年の間に、半導体技術
の連続的な発展は、トランジスタのサイズ又は幾何学的
配置（トポロジ）が、約１８ヶ月という規則的な間隔で
約半分に収縮するのを見てきた。結果として、比較可能
な大きさを有するＩＣの中のＦＥＴの密度は、同じ速度
で２倍になった。この２倍になるという効果は、物理学
と経済とが密度のそのような増大をもはやサポートでき
なくなる地点に到達し、現在の通常のプレーナＣＭＯＳ
製造技術を用いるのではそれ以上の密度の増大が可能で
はなくなるようになることが予測される。通常のＣＭＯ
Ｓ型のＦＥＴは、典型的には、ＦＥＴの様々な領域が水
平方向の平面において確立されるパターンとして形成さ
れるために「プレーナ」（平面、ｐｌａｎａｒ）と称さ
れる構造上の構成を有するように形成されている。例え
ば、ソース及びドレイン領域は、上側の水平方向の表面
から基板の内部へ下方向に伸長する水平方向のプレーナ
構造として形成される。同様に、ＦＥＴのチャネル構造
は、ソースとドレインとの間に伸長するのであるが、や
はり、水平方向のプレーナ構造として形成される。ゲー
ト構造は、チャネル構造の上に形成された材料のほぼプ
レーナである層として伸長する。これらの領域及び構成
要素のすべてが垂直方向の次元（寸法）を有してはいる
が、ＦＥＴにおけるそれらの影響の大部分は、これらの
領域及び構造の水平方向の伸長のために達成される。典
型的なＣＭＯＳ製造技術では、このようなプレーナ構成
を用いるのであるが、その理由は、そのようなプレーナ
構成が基板又は基板の上に形成されたそれ以外の構造の
上に垂直方向に下方向に向けられた通常の技術を用い
て、水平な平面内に容易に製造することができるからで
ある。通常のＣＭＯＳ構造のプレーナであるという側面
は、ＣＭＯＳ型のＦＥＴにおいて、そのサイズを連続的
に小さくしていく上での大きな制限であると認識されて
きている。例えば、ソース、ドレイン、チャネル及びゲ
ート領域のサイズが水平な平面内で縮小されていくにつ
れて、チャネルの長さはより短くなり、ソース領域とド
レイン領域とを相互により密接させて配置することにな
る。このようにどんどん近接させていくと、ゲート構造
がチャネルを流れる電流の導通性を、従って、ＦＥＴ自
体の導電性を制御する能力が低下することになる。ＦＥ
Ｔの導電特性に関するこのような悪い方向への効果は、
ショート・チャネル効果と称されている。ショート・チ
ャネル効果は、以下のように説明される。チャネルの導
電性は、チャネルにおける電流とは垂直方向にあるゲー
ト電圧によって生じる垂直方向の電界によって制御され
る。しかし、電界は、充電されているソース及びドレイ
ン領域によっても生じる。ソース及びトレインの電界
は、横方向にチャネルの上に入り込むことになる。チャ
ネルの長さが短くなると、横方向のドレイン及びソース
による電界は、チャネルの導電特性に対してより大きな
影響を与えることになる。チャネルが充分に短くなる
と、横方向のソース及びドレインによる電界は、ゲート
の電界がＦＥＴの導電性に対する制御を失わせてしまう
原因となり得るし、更には、ソースとドレインとの間に
短絡を生じさせ、従って、ＦＥＴの動作特性を消滅又は
破壊してしまうこともありうる。また、ＦＥＴ構造のサ
イズを縮小することは、ゲート酸化物と、ソース及びド
レイン領域とのサイズも縮小されることを要求し、電源
電圧を下げてゲート酸化物の保全性（一体性、ｉｎｔｅ
ｇｒｉｔｙ）と接合ブレークダウンのマージンとを維持
し、電圧ストレスに起因する摩耗や、ホット・キャリア
の流入の結果として生じる耐用年数の短縮などを回避し
なければならなくなる。電源電圧を低下させと、複数の
異なる電源電圧レベルを提供するための、半導体パッケ
ージや回路ボードのレベルの設計問題を発生させる。こ
のような要求があると、半導体の製造コストが上昇し、
また、技術開発のための将来のコストも増大することに
なる。プレーナ構造とは異なる構造を有するＦＥＴが、
このサイズ縮小問題に対する部分的な解決策であると認
識されてきている。そのような構造の１つに、デュアル
・ゲート構造がある。一般に、デュアル・ゲート構造
は、チャネルの対向する両側にゲートを配置することを
含む。通常のプレーナ構造のＦＥＴの場合にはチャネル
の一方の側だけ出会ったのが、チャネルの両側にゲート
による電界が加わるので、ゲートは、チャネルの長さが
縮小されるときであっても、ソース及びドレインからの
横方向の電界に対して一定の電界の影響を有することに
なる。デュアル・ゲートＦＥＴに伴う困難は、製造が非
常に難しいということである。製造上の困難によって、
デュアル・ゲートＦＥＴは、商業的にかなりのレベルま
で受け入れられることが阻害されてきた。１つのタイプ
のデュアル・ゲートＦＥＴとして、「ゲート・オール・
アラウンド」構成がある。このゲート・オール・アラウ
ンド構成は、等方性エッチングによってシリコン・チャ
ネル構造の下に空洞を形成することによって作られる。
ゲートを酸化した後で、チャネル・シリコン構造の下の
空洞は、化学的蒸着法（ＣＶＤ）によって積層されたポ
リシリコンによって下方充填される（ｕｎｄｅｒ−ｆｉ
ｌｌｅｄ）。次に、ゲート材料は、チャネル・シリコン
構造の上に配置され、空洞の中の下方充填された材料と
接触する。結果として得られるゲート構造は、シリコン
・チャネル構造を完全に包囲し、それによって、ゲート
がチャネルを完全に取り囲むことになる。チャネル構造
の端部がソース及びドレインとなる。ゲート・オール・
アラウンドの製造プロセスは、非常に複雑であって、信
頼でき一貫した態様で実行することは困難である。ゲー
ト・オール・アラウンドＭＯＳＦＥＴを形成する別の方
法として、ゲート材料のトンネルを形成するものがあ
る。ソース、チャネル及びドレインは、予め形成された
トンネルを通ってシリコンをエピタキシャル成長させる
ことによって作られる。別のタイプのデュアル・ゲート
ＦＥＴは、「デルタ」構成と呼ばれている。デルタ構成
は、基板から垂直に上方向に伸長するシリコンのほぼ矩
形状の壁部を形成し、その矩形状の壁部を狭いエッジに
配置することで作られる。壁部の垂直方向の伸長は、垂
直方向に伸長する壁部と基板との接合部に隣接する基板
の浸食又はそれ以外の消滅領域によって形成されるのが
一般的である。次に、ゲート材料が、壁部の両側と頂部
とに積層される。フィールド酸化プロセスのために、フ
ィールド酸化物がバルク・シリコンを壁部と基板との接
合部の基部において、壁部の両側のフィールド酸化物が
出会うまで貫通し、それによって、バルク・シリコンか
らチャネルを「ピンチオフ」することになる。ゲート材
料は、少なくとも３つの側で壁部を包囲し、それによっ
て、チャネルを形成するシリコン構造のほとんどの上に
ゲート電界を確立する。ゲート材料を超えて伸長するシ
リコン壁部構造が、ＦＥＴのソース及びドレイン領域と
なる。ゲート・オール・アラウンドＭＯＳＦＥＴに類似
する別のタイプの構造として、「サラウンド・ゲート」
ＭＯＳＦＥＴと呼ばれるものがある。シリコンの垂直方
向のピラーが、ゲート材料によって包囲又は包まれる。
シリコン・ピラーの基部は、基板に接続されるか、又
は、構造が基板上に形成されて、ソースを形成する。ピ
ラーの頂部は、サラウンド・ゲートから突き出してお
り、ドレインを形成する。サラウンド・ゲートＭＯＳＦ
ＥＴのピラーは、上からの断面図では、円筒形又は矩形
状に延長している。製造プロセスによって、矩形状のピ
ラーの短いエッジは丸くなる。円柱状のピラー構成は、
すべてのエッジが短くデバイスの製造プロセスのために
すべてのピラーが丸くなる矩形状の構成の特別な場合で
ある。これらのデバイスは、非対称であるが、その理由
は、ソースとドレインとが、多くの水平方向の構成の場
合のように、似ていないからである。更に、これらのデ
バイスの製造には、非プレーナ技術を用いなければなら
ない。ゲート・オール・アラウンド及びデルタＦＥＴ構
造は、共に、シリコン・オン・インシュレータ（ＳＯ
Ｉ）技術を用いて形成されるのが典型的である。ＳＯＩ
技術は、ＦＥＴ構造を絶縁層の上に形成することを含
む。絶縁層によってＦＥＴ構造を基板から絶縁すること
は、ショート・チャネルの振る舞いを強化すると考えら
れている。というのは、トランジスタは、ブレークダウ
ンや漏れ電流に弱いからであり、また、基板に伴うキャ
パシタンスが消滅することの結果としてパフォーマンス
が一般的に向上するからである。しかし、ＳＯＩ型のＦ
ＥＴは、ソース、ドレイン及びチャネル構造の基板から
の絶縁のために、望まないスナップバックや寄生表面ト
ランジスタの効果をより受けやすい。ショート・チャネ
ルＦＥＴは、また、バルク基板よりも高価なエピタキシ
ャル基板上で製造される。デュアル・ゲートＦＥＴ構造
には、トランジスタの製造の間にいくつかの構成要素の
材料をエピタキシャル成長させなければならないものが
ある。トランジスタ製造の間の構成要素のエピタキシャ
ル成長は、時間がかかるし、高価である。ゲート・オー
ル・アラウンド、サラウンディング・ゲート及びデルタ
ＦＥＴ構造は、一貫した信頼できる態様で構築すること
が困難である。更に、ＳＯＩ及びエピタキシャル構造は
高価でもある。サラウンディング・ゲート構造では、ピ
ラーが、背が高いことが要求され、作るのが困難であ
る。更に、デュアル・ゲートＦＥＴを製造するための方
法でこれまでに知られているものすべてが、非常に複雑
であって、通常のＣＭＯＳ製造技術よりも実行が相当に
複雑で困難なステップ及び手順を要求する。結果とし
て、これまでに知られているデュアル・ゲートＦＥＴ構
造は、現時点で商業的に大規模に製造するには、経済的
に困難である。以上の及びそれ以外の背景を考慮して本
発明が得られたのである。
【発明の概要】最も一般的な意味では、本発明は、サイ
ズ又はアスペクト比が小さなＦＥＴであって、デュアル
・ゲート又はデュアル電極構造と、幅が比較的狭く、長
さが短く、好ましくは垂直方向に向けられたチャネル構
造を有しており、しかし、実質的に、有害なショート・
チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅ
ｃｔｓ）の影響を受けないＦＥＴに関する。本発明によ
るＦＥＴは、従来型のＣＭＯＳ製造プロセスによって製
造され、その際に、ゲート及びチャネル構造において著
しい変更があるにもかかわらず、ソース及びドレインに
対する従来のプレーナ構造が保持されることが可能であ
る。垂直方向に向けられたチャネル構造を製造するのに
要求されるステップは、従来のＣＭＯＳステップであ
る。チャネル構造の幅は、現在の通常のフォトリソグラ
フィによるパターニング技術によって得られる幅よりも
狭い。しかし、通常のフォトリソグラフィによるパター
ニング技術とサブトラクティブ法による酸化（ｓｕｂｔ
ｒａｃｔｉｖｅ ｏｘｉｄａｔｉｏｎ）とを用いて、チ
ャネル・セグメントを作成している。通常のＣＭＯＳ型
のＦＥＴ製造技術において用いられるステップを超える
部分では、垂直方向に向けられたチャネル構造を作成す
るのに、追加的なフォトリソグラフィのステップがただ
１つ要求されるだけである。デュアル・ゲート構造は、
通常の自己アライメント式（ｓｅｌｆ−ａｌｉｇｎｉｎ
ｇ）のＣＭＯＳ材料積層技術を用いて幅の狭いチャネル
構造の対向する両側に形成される。ＦＥＴ構造は、バル
ク基板上に製造することができ、それによって、エピタ
キシャル又はＳＯＩ基板処理に付随するコストの追加が
回避される。デュアル・ゲート・チャネル構造という構
成により、ＳＯＩ構造に一般的な寄生及びスナップバッ
ク問題が回避できる。チャネル幅が比較的狭いことによ
り、完全空乏（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ）及び完
全反転（ｆｕｌｌｙ−ｉｎｖｅｒｔｅｄ）導電特性が得
られ、それによって、結果的に得られるＦＥＴデバイス
の導電特性が向上する。完全空乏及び完全反転導電特性
は、バルク基板から得られ、ＦＥＴ構造の内部のＳＯＩ
若しくはエピタキシャル基板又は構造のエピタキシャル
成長は必要とならない。チャネル長がより短い場合であ
っても、優れたソース・ドレイン降伏（ブレークダウ
ン）電圧特性が得られるが、その理由は、ソース及びド
レイン領域が、それらのプレーナ構成のためにより深い
位置まで注入されるからである。より高い電源電圧に対
する許容範囲又は受認限度も大きいが、これは、ＦＥＴ
内部の成分のサイズを縮小して全体的なアスペクト比を
より小さくすることができるのと同時に、ゲート酸化物
の厚さをより大きくすることができるからである。ま
た、ゲート・フィールド特性が改善されることの結果と
して、ゲート上へのホットエレクトロン（熱電子）の衝
撃に対する耐性が大きくなり、ＦＥＴの寿命が長くな
る。一般的に、本発明によるＦＥＴ構造は、チャネル構
造の小さなサイズにもかかわらず、信頼性が高く、経済
的で、大規模な商業的なベースでの製造が可能である。
これらの及びそれ以外の改善点及び効果は、デュアル・
ゲート電界効果トランジスタ（ＦＥＴ）であって、ソー
ス領域と、ドレイン領域と、ソース領域とドレイン領域
との間に縦方向に伸長する複数のチャネル・セグメント
を含むチャネル構造と、横方向に分離されているチャネ
ル・セグメントの間の空間内に配置されデュアル・ゲー
ト構成を形成しているゲート構造と、を含むデュアル・
ゲートＦＥＴによって得られる。好ましくは、これらの
チャネル・セグメントは、ほぼ矩形状であり、相互にほ
ぼ平行な関係に位置合わせ（アライメント）がなされ、
高さの寸法においては、ほぼ垂直方向に向けられてお
り、これらすべてが、通常のＣＭＯＳ製造技術を用いて
ＦＥＴを形成できることに寄与している。各チャネル・
セグメントの横方向の幅は、現代の通常のＣＭＯＳフォ
トリソグラフィ露光及びエッチング技術によって形成す
ることができる幅よりも小さいが、しかし、各チャネル
・セグメントは、通常のＣＭＯＳ技術を用いて形成され
る。各チャネル・セグメントの幅は、通常のＣＭＯＳフ
ォトリソグラフィ露光及びエッチング手順の後のサブト
ラクティブ法による酸化によって確立され、この幅は、
完全空乏及び完全反転導電特性を得るのに十分に狭い。
将来フォトリソグラフィが進歩すれば、その結果とし
て、サブトラクティブ法による酸化を用いて各チャネル
・セグメントの幅を確立することなしに、この明細書で
説明しているＦＥＴ構造を形成することが可能になりう
るだろう。ゲート構造は、好ましくは、垂直方向を向い
たチャネル・セグメントの間に位置決めされた複数のほ
ぼ垂直方向に向いたゲート・セグメントと、縦方向に伸
長するチャネル・セグメントの上にほぼ横方向に伸長し
ゲート・セグメントの上端部に接続されたブリッジ構造
とを更に含む。各チャネル・セグメントは、好ましく
は、各ゲート・セグメントの横方向の幅よりも実質的に
小さい横方向の幅を有する。ゲート構造は、好ましく
は、インサイチュにドープされたポリシリコンなどの、
自己アライメント型の積層された材料で形成される。各
チャネル・セグメントは、好ましくは、当該チャネル・
セグメントの長さに沿って伸長する、ほぼ丸められた上
端部、すなわち、コーナーが丸められている上端部を有
している。上部が丸められた構成により、結果的にＦＥ
Ｔのゲートからバルクまでのトンネル効果（ｔｕｎｎｅ
ｌｉｎｇ）を生じさせゲート酸化物のブレークダウン及
び／又はゲート酸化物の一体性が低下させる可能性があ
るコーナーが鋭くなることが回避される。表面寄生トラ
ンジスタをオフさせるために、各チャネル・セグメント
は、好ましくは、材料の層がその中に注入されている上
端部を有する。チャネル・セグメントの上端部における
注入された材料は、また、好ましくは、チャネル・セグ
メントの間の空間の下端部においても注入される。この
材料は、ホウ素、ヒ素又はリンでありうる。ゲート酸化
物層が、チャネル・セグメントとゲート構造とを分離す
る。ゲート酸化物層の厚さは、従来技術のようにソース
及びドレイン領域のサイズに依存することはない。従っ
て、ＦＥＴの全体サイズが縮小されたときのゲート酸化
物の厚さのスケーリング問題は、これまでよりも緩和さ
れる。結果的に、ゲート酸化物の保全性（ｉｎｔｅｇｒ
ｉｔｙ）とパフォーマンスとは、ＦＥＴのサイズとは比
較的独立にすることができる。ＦＥＴ自体は、好ましく
は、ウェルの中に形成され、ソース及びドレイン領域
は、通常のプレーナＣＭＯＳ注入技術を用いて水平層構
成に注入される。チャネル・セグメントは、ウェル材料
で形成される。ウェル材料は、バルク基板において形成
され、それにより、絶縁体上のシリコン（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ＝ＳＯＩ）及びエピタキ
シャル製造が要求されることによるコストが回避され
る。ＦＥＴを基板内に形成することによって、完全空乏
ＳＯＩデバイスに内在するスナップバック問題は、回避
される、又は、消滅する。本発明の別の側面は、電界効
果トランジスタ（ＦＥＴ）を製造する方法であって、開
始材料（ｓｔａｒｔｉｎｇ ｍａｔｅｒｉａｌ）に複数
のチャネル・セグメントを形成するステップを含み、こ
れらのチャネル・セグメントがソース領域とドレイン領
域との間に縦方向に伸長している方法に関係する。チャ
ネル・セグメントは、空間によって相互に横方向に分離
されている。また、チャネル・セグメントは、好ましく
は、空間の間に配置された開始材料のピラーで形成さ
れ、このピラーは、空間内から横方向に酸化される。横
方向の酸化は、除去されて、ピラーの幅を縮小させ、チ
ャネル・セグメントを形成する。チャネル・セグメント
の間の空間において、ゲート構造が形成される。好まし
くは、ブリッジ構造が、チャネル・セグメントの上に伸
長し、チャネル・セグメントの間のゲート・セグメント
の上端部に接続する。デュアル・ゲート構造を有し長さ
が短く、好ましくは垂直方向を向いたチャネル構造を有
するアスペクト比が縮小されたＦＥＴが得られるのであ
るが、この結果的に得られるＦＥＴは、ショート・チャ
ネル効果の悪影響を実質的に受けない、又は、それに対
する抵抗性を有している。このＦＥＴは、通常のＣＭＯ
Ｓ製造ステップを用いて製造することができ、チャネル
構造を作成するためのサブトラクティブ法による酸化の
追加的ステップが追加されるだけである。ピラーからチ
ャネル・セグメントを形成するのに用いられる追加的な
好ましいステップには、各ピラーの位置にある開始材料
の上にエッチング抵抗性のバリアを、好ましくはフォト
レジスト材料を形成するステップと、フォトレジスト材
料を露光して現像した後で各ピラーのエレクトロクロミ
ック・ウィンドウのエッチング抵抗性バリアのそれぞれ
の間の開始材料の中に空間をエッチングするステップ
と、が含まれる。エッチング抵抗性バリアの幅は、フォ
トリソグラフィによる露光によって、可能な限り狭くさ
れる。ピラーのサブトラクティブ法による酸化によっ
て、その幅は横方向に縮小され、エッチング抵抗性バリ
アの幅よりも実質的に狭く、また、現在の通常のフォト
リソグラフィによるパターニング技術から得られる幅よ
りも狭い幅を有するチャネル・セグメントが作成され
る。しかし、通常のＣＭＯＳフォトリソグラフィ・パタ
ーニング技術とサブトラクティブ法による酸化とが、チ
ャネル・セグメントを作成するために用いられる。チャ
ネル幅が比較的狭いことによって、完全空乏又は完全反
転導電特性が得られ、それにより、サイズが縮小されて
いるにもかかわらず、ＦＥＴのパフォーマンスは向上す
る。完全空乏及び完全反転導電特性は、ＳＯＩ又はエピ
タキシャル基板やＦＥＴ構造内部の諸構造のエピタキシ
ャル成長を必要とすることなく、バルク基板から得られ
る。チャネル・セグメントの形成における更なる改善
は、ピラーをエッチング抵抗性バリアとピラー頂部に残
存している酸化抵抗性キャップ（好ましくは、窒化シリ
コン）に対して横方向に酸化するステップと、好ましく
は同時にエッチング抵抗性バリアを横方向にエッチング
してバリアの幅を縮小させ、空間をエッチングする際に
ピラー材料の上部コーナーを露出させて浸食させるステ
ップとによって、得られる。酸化物キャップ層は、酸化
抵抗性キャップと各ピラーの上端部との間にも形成され
ることがある。ピラーの横方向の外側壁部は所望の厚さ
まで酸化され、それによって、酸化部分の厚さが成長す
る。各ピラーの上端部は、酸化物キャップ層の直ぐ下に
あるが、ピラーの側壁に隣接する横方向の外側位置にお
いても厚さが成長し、この成長の結果として、丸められ
たコーナー構成、丸められた上端部又はチャネル・セグ
メント上の縦方向に伸長するエッジにおけるピラー材料
の上部横方向外側コーナーを酸化することになる。酸化
物キャップ層は、ピラーの横方向酸化の間、ピラーの上
端部の中心を酸化から保護する。丸められた上端部又は
曲がったエッジにより、ゲートからＦＥＴ構造のバルク
へのキャリア・トンネル効果（ｃａｒｒｉｅｒ ｔｕｎ
ｎｅｌｉｎｇ）が回避され、それによって、ゲート酸化
物ブレークダウンとゲート酸化物の保全性が損なわれる
こととが回避される。ゲート・フィールド特性が向上す
ることの結果として、ゲートへのホットエレクトロンの
衝撃に対する免疫性が高まり、ＦＥＴの寿命が延びる。
製造ステップにおける更なる好ましい改善は、各チャネ
ル・セグメントの上端部に材料の層を注入するステップ
と、各空間の下の開始材料に材料の層を注入するステッ
プを更に含む。注入された層は、これらの位置にあるす
べての寄生表面トランジスタをオフにして、ＦＥＴのパ
フォーマンスを更に向上させることになる。デュアル・
ゲート構造は、通常の自己アライメント型のＣＭＯＳ材
料積層技術を用い、好ましくはインサイチュにドープさ
れたポリシリコンからゲート構造を作成することによっ
て、狭いチャネル構造の対向する両側に形成される。各
チャネル・セグメントは、各ゲート・セグメントの横方
向の幅よりも実質的に狭い横方向の幅を有し、それによ
って、自己アライメント型の積層を与えている。これ以
外にも様々な従来型のＣＭＯＳ技術が、アスペクト比が
小さなＦＥＴを製造する際に保持されている。これら
は、例えば、垂直方向に向けられたチャネル・セグメン
トの間に位置決めされた複数のほぼ垂直方位に向けられ
たゲート・セグメントを用いてゲート構造を形成した
り、ほぼ矩形上の構成でチャネル・セグメントを形成し
たり、相互にほぼ平行に位置合わせ（アライメント）さ
れた関係でチャネル・セグメントを形成したり、基板材
料にウェルを形成することによって開始材料を形成した
り、ソース領域とドレイン領域とをほぼプレーナ構成に
形成したり、ソース領域とドレイン領域とを開始材料の
中に注入したり、という技術である。チャネル長がより
短いにもかかわらず、ソース・ドレイン・ブレークダウ
ン電圧特性が改善されるが、その理由は、ソース領域と
ドレイン領域とを、より深い位置まで注入することがで
きるからである。より高い電源電圧に対する耐性、すな
わち、より高い電源電圧に耐える能力が得られるのであ
るが、この理由は、ＦＥＴ内部の構成要素のサイズを縮
小させてより小さな全体のアスペクト比を達成しなが
ら、ゲート酸化物の厚さを増加させられるからである。
ＦＥＴ構造は、バルク基板上に製造することができ、そ
れによって、エピタキシャル又はＳＯＩ基板処理に付随
するコストの上昇を回避できる。デュアル・ゲート及び
チャネル構造という構成により、ＳＯＩ構造に一般的で
ある寄生及びスナップバック問題を避けられる。一般的
に、本発明によるＦＥＴ構造は、サイズを縮小している
にもかかわらず、信頼性が高く、経済的で、大規模の商
業ベースで、製造することが可能である。本発明及びそ
の範囲並びに本発明が以上で述べた改良をどのようにし
て達成するかという態様に関するより完全な理解は、本
発明の現時点での好適実施例に関する以下の詳細な説
明、添付の図面及び冒頭の特許請求の範囲を参照するこ
とによって得られる。図面の簡単な説明は好適実施例の
詳細な説明の後にある。
【発明の実施の形態】本発明を組み入れた電界効果トラ
ンジスタ（ＦＥＴ）２０が図１に示されている。ＦＥＴ
２０は、ソース拡散領域２２と、ドレイン拡散領域２４
と、チャネル構造２６と、デュアル電極ゲート構造２８
又はデュアル・ゲート構造と、を含んでいる。ソース及
びドレイン拡散領域２２及び２４とチャネル構造２６と
が基板３０に形成されており、この基板３０には、集積
回路（ＩＣ）のＦＥＴ２０とそれ以外の半導体構造（図
示せず）とが形成されている。ゲート構造２８は、基板
３０に形成されたチャネル構造２６の中に及びその上に
積層され、又はそれ以外の態様で形成される。ＦＥＴ２
０の製造方法が、以下で、図９ないし図２１を参照して
より詳細に論じられる。コンタクト３２及び３４が、そ
れぞれ、ソース及びドレイン拡散領域２２及び２４上に
形成され、これらの領域に接続される。ソース電圧電位
（Ｖｓｓ）がソース拡散コンタクト３２に与えられ、ド
レイン電圧電位（Ｖｄｄ）がドレイン拡散コンタクト３
４に与えられる。ＦＥＴ２０が導通状態にあるときに
は、ソース拡散領域２２とドレイン拡散領域２４との間
のチャネル構造２６を電流が流れる。ＦＥＴ２０の電流
導電性と電流導電性の程度とは、ゲート構造２８上に形
成されたゲート・コンタクト３６に与えられた電圧信号
によって制御される。ゲート構造２８におけるゲート制
御電圧信号の大きさにより、チャネル構造２６に対して
電界が加えられる。この電界の範囲は、ゲート制御信号
の相対的な電圧によって決まるのであるが、ＦＥＴ２０
が導通であるのか非導通であるのかを決定し、導通であ
る場合には、ドレイン拡散領域２４とソース拡散領域２
２との間のチャネル構造を通る電流導電性の相対的な程
度を決定する。導電体（図示せず）がコンタクト３２、
３４及び３６に接続し、ＦＥＴ２０の動作に必要な電位
及び信号を与える。ＦＥＴ２０の構造を以下で説明する
ために、３つの相互に垂直な基準となる方向３７、３８
及び３９を用いることにする。基準方向３７は、長さ又
は縦方向の次元（寸法）を記述する。基準方向３８は、
幅又は横方向の次元を示す。基準方向３９は、高さ、深
さ、厚さ又は垂直方向の次元を記述するのに用いられ
る。図１ないし図４に示されているように、チャネル構
造２６は、複数の個別的な平行に向いているチャネル・
セグメント４０によって形成される。各チャネル・セグ
メントは、長さ及び高さの次元において見た場合には、
ほぼ矩形状である。各チャネル・セグメント４０は、ソ
ース拡散領域２２とドレイン拡散領域２４との間に完全
に伸長している。チャネル・セグメント４０は、ソース
拡散領域２２とドレイン拡散領域２４との間に、矢印Ａ
（図２）の方向などに、電流を導通させる。チャネル・
セグメント４０の数が、ＦＥＴ２０の電流容量を決定す
る。各チャネル・セグメント４０の長さは、それ以外の
チャネル・セグメント４０の長さとほぼ同じであり、こ
の長さが、ソース拡散領域２２とドレイン拡散領域２４
との間に伸長している。各チャネル・セグメント４０の
高さも、好ましくは同じであり、この高さは、ソース拡
散領域２２とソース拡散領域２４とが基板３０の上部の
プレーナ表面４２（図１及び図２）から基板の中へ下向
きに形成される深さと同じでありうる。ただし、必ず同
じであるということではない。ソース拡散領域２２とソ
ース拡散領域２４との深さは、寸法４４によって表され
るが、複数のチャネル・セグメント４０の高さは、異な
るように伸長することがありうる。各チャネル・セグメ
ント４０は、空間４６によってチャネル・セグメント４
０を隣接させることによって横方向に分離されている。
これらの空間４６は、図２に示されているように、ほぼ
矩形のスロットとして形成される。横方向に離間したチ
ャネル・セグメント４０は、チャネル構造２６の幅に関
するスパン全体にわたって、図４に示されているよう
に、ＦＥＴ２０の横方向の一方の側面から他方側面まで
伸長している。チャネル・セグメント４０の間の空間４
６は、ほぼ一様であり、それによって、複数のチャネル
・セグメント４０が、相互に規則的かつ一様な感覚で横
方向に分離されている（図２及び図８）。各チャネル・
セグメント４０の幅は、各空間４６の幅よりもかなり小
さいのが一般的である。好ましくは、各チャネル・セグ
メントの幅は、この出願の優先権主張の基礎となる元の
出願が出願される時点で広く商業的に用いられている通
常のフォトリソグラフィ及びエッチング技術を用いて作
成されうる幅よりも狭い方がよい。一般に、チャネル・
セグメント４０の幅は、チャネル・セグメント４０に完
全空乏領域を作成する際の要件によって決定される。こ
の効果を達成するには、チャネル・セグメント４０の幅
が８００オングストローム（Å）を超えないことが好ま
しい。この大きさの幅であれば、チャネル構造２６の完
全空乏及び完全反転導電特性が保証される。従って、複
数のチャネル・セグメント４０は、相互に縦方向に平行
に、そして、平行なローとして伸長しており、平行なロ
ーは、空間４６の幅だけ相互に横方向に離間している。
従来技術によるＦＥＴ構造としては、他に、チャネル材
料の小さなピラー状の突起を用いているものが知られて
いる。しかし、これらの突起は、図１、図２及び図３に
図解されているようなチャネル・セグメントを形成する
ためのものではないと理解されている。むしろ、これら
の突起は、チャネル領域における鋭角を有するコーナー
のコーナー導電性を利用する目的で形成されている。従
って、これらの突起は、コーナー導通が生じることを防
止する好ましくは丸められた頂部（図３）を有している
本発明におけるチャネル・セグメント４０とは異なり、
正確に正方形（ｓｑｕａｒｅｄ−ｏｆｆ）の部分を有す
るように形成されていた。好ましくは、以下でＦＥＴ２
０の製造方法と共により完全に説明されるように、チャ
ネル・セグメント４０は、当初は、基板の中へのドーパ
ント材料の単一の拡散から形成される。ソース拡散領域
２２とソース拡散領域２４とは、典型的には、通常のＣ
ＭＯＳ製造技術によって形成され、チャネル構造２６と
ゲート構造２８とが形成された後で、ドーパント材料の
基板への拡散が生じる。好ましくは、ソース拡散領域２
２とソース拡散領域２４とは、チャネル・セグメント４
０よりもより重くドーピングがなされる。ドーパント材
料の拡散は、チャネル・セグメント４０のソース拡散領
域２２とソース拡散領域２４との導電特性を、ＦＥＴの
ソース、ドレイン及びチャネルの製造と一貫性を有する
既知の態様で、基板３０の導電特性から変化させる。ソ
ース及びドレイン領域とチャネル構造とは、通常のプレ
ーナＦＥＴ製造技術砥用インテリジェント形成すること
ができる。ソース拡散領域２２とソース拡散領域２４と
は、ＦＥＴ２０におけるプレーナ特性を保持するが、チ
ャネル領域の当初のプレーナ特性は、以下で論じられる
製造方法によって、垂直方向を向いたチャネル・セグメ
ント４０の中に転送される。好ましくは、各チャネル・
セグメント４０の上端部４８は、丸められた端部とし
て、又は、丸められたエッジを有するように形成され、
それによって、チャネル・セグメント４０の上部エッジ
上に鋭いコーナーが生じないようにしている。理想的に
は、各チャネル・セグメント４０の上端部４８は、図
１、図３、図８、図１８及び図１９に示されているよう
に完全に丸められていることが望ましいが、現実的に
は、製造技術のために、上端部４８は、平坦であってコ
ーナーが丸められているという構造を有するようにな
る。これは、僅かに丸められたコーナー９８を有する図
１６Ｇに示されたピラー９２と丸められた頂部４８を有
する図１９に示されたチャネル・セグメント４０との中
間的なものである。ゲート酸化物の層５０が、図２に示
されているように、チャネル・セグメント４０の外部に
形成される。ゲート酸化物層５０は、チャネル・セグメ
ント４０をゲート構造２８から分離しており、基本的に
は通常のＦＥＴと同じ態様で機能する。しかし、本発明
によって得られる改善点は、ゲート酸化物層５０の厚さ
は、従来技術におけるよりもＦＥＴ２０の他の構成要素
の形成と関連するより好ましいスケーリング法則によっ
て確立されるということである。通常のプレーナＦＥＴ
をスケーリングする際のゲート酸化物の厚さを縮小させ
るための要件とは異なり、ゲート酸化物層５０の厚さ
は、より緩和された仕様を有する。この理由は、従来技
術の場合とは異なり、その厚さは、ＦＥＴの他の構成要
素の長さ、幅及び高さの寸法にそれほど強く依存しない
からである。ゲート酸化物層５０の所望の厚さにより、
ＦＥＴが、通常のスケーリングを用いる際に可能なもの
よりも高い印加電圧に耐えるのに十分な程の厚さを維持
しながら、ショート・チャネル効果を抑制することが可
能となる。丸められた上端部４８（又は、丸められたエ
ッジを有する構成）により、ゲート構造２８から最終駅
なＦＥＴ構造２０のバルク構造３０の中へのファウラー
・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）ト
ンネル効果を結果的に生じさせる広く知られたコーナー
先鋭化（ｓｈａｒｐｅｎｉｎｇ）効果を回避できる。こ
のコーナー先鋭化効果は、ゲート酸化物層５０のブレー
クダウンとゲート酸化物層５０の保全性の低下との少な
くとも一方を生じさせる可能性がある。ゲート酸化物層
５０のブレークダウンと保全性の低下とのいずれかによ
って、ＦＥＴ２０の不完全な故障が生じうる。同様に、
チャネル・セグメント４０の間の空間の下端部５２は、
ほぼ矩形状であり、従って、チャネル・セグメント４０
の垂直方向の伸長に対してほぼ直角の角度で伸長してい
る。チャネル・セグメント４０に対する下端部５２のコ
ーナー位置は、丸められていない場合には、望ましくな
いファウラー・ノルドハイム・トンネル効果を生じさせ
る潜在性を提供する。サブトラクティブ法による酸化プ
ロセス（図１７を参照して後で説明される）は、自然
に、結果として、空間４６の下端部において丸められた
コーナーを生じさせ、それによって、ファウラー・ノル
ドハイム・トンネル効果が除去される。丸められた上端
部４８及び下端部５２における寄生表面ＦＥＴ効果は、
空間４６の下端部５２とチャネル・セグメント４０の上
端部４８とにおいて追加的な注入１１０（図１８に示さ
れている）を追加することによって回避することができ
る。これらの注入（インプラント）は、寄生表面ＦＥＴ
をオフにし、それによって、ショート・チャネル効果の
可能性が最小化され、デュアル・ゲート・チャネルだけ
が一次的な導電経路となる。追加的な寄生ＦＥＴ効果
は、最も外側のゲート・セグメント９９の回りの周辺部
における漏れによって生じる。この周辺部の漏れは、図
２３を参照して以下でより詳しく説明されるように、最
も外側のゲート・セグメント９９の外部にドーパント・
ポケットを追加することによって、減少又は除去するこ
とができる。ゲート・セグメント２８は、複数の個別的
な平行方向を向いたゲート・セグメント５６（図３）を
含んでおり、このゲート・セグメント５６のそれぞれ
は、ほぼ矩形状であるが、図２に示されているスロット
又は空間４６の結果的な形状にほぼ一致する。その理由
は、ゲート・セグメント５６がスロットの中に形成され
るからである。ゲート・セグメント５６は、ゲート構造
２８の上部ブリッジ・セグメント６０に一体的に接続さ
れている。ゲート・セグメント５６は、ブリッジ・セグ
メント６０から下向きに伸長し、相互に横方向に離間し
ており、空間５８によって規則的かつ一様な間隔が画定
されている。結果的に、各ゲート・セグメント５６は、
従って、空間５８の一様な幅によって隣接するゲート・
セグメント５６からは分離されている。各ゲート・セグ
メント５６は、それ以外のゲート・セグメント５６のそ
れぞれとほぼ同じ高さを有する。この高さは、必ずしも
そうであるというわけではないが、図１、図５、図６及
び図８に示されている寸法４４によって概要が表されて
いるように、ソース拡散領域２２とソース拡散領域２４
との深さと同じ垂直方向の寸法を有している。各ゲート
・セグメント５６は、また、それ以外のゲート・セグメ
ント５６の長さとほぼ同じ長さを有している。このゲー
トの長さは、図３ないし図６に示されているように、チ
ャネル・セグメント４０の長さとほぼ等しい。図５及び
図６に図解されているように、ＦＥＴ２０は、シリコン
・オン・インシュレータ（絶縁体上のシリコン＝ＳＯ
Ｉ）構成の場合のように絶縁層の上には製造されないこ
とが好ましい。そうではなく、ＦＥＴ２０は、バルク基
板３０の上に製造することができ、それによって、スナ
ップバック及び寄生トランジスタなど、ＳＯＩ技術に付
随する問題をいくつか取り除くことができる。図７に
は、ＳＯＩ技術を用いた従来技術によるＦＥＴ３００に
おける寄生トランジスタ問題が図解されている。寄生Ｎ
ＰＮバイポーラ・トランジスタ３０２を表すトランジス
タの記号がＦＥＴ３００の断面図の上に重ねられてい
る。ゲート３０４に加えられた制御電圧がソース３０６
からチャネル３０８を介してドレイン３１０までの電子
（ｅ−）の流れ（矢印Ｂ）を制御すると、ＦＥＴ３００
の適切な動作が生じる。ショート・チャネル・デバイス
は、ドレイン３１０及びゲート３０４に近いチャネル３
０８の領域において衝突イオン化を生起させる「ホット
エレクトロン」を生じさせることがある。衝突イオン化
の結果として発生されるホール（ｈ＋）は、浮遊ベース
３１２又は下位のシリコンの上の絶縁層を充電するホー
ル電流（矢印Ｃ）を生じさせうる。結果的に、帰線ＮＰ
Ｎバイポーラ・トランジスタ３０２が形成され、ＦＥＴ
３００を、スナップバックとして知られている現象にお
いてＦＥＴ３００をそれ自体までラッチアップさせる原
因となる。ＦＥＴ２０（図１及び図４ないし図６）は絶
縁層３１２（図７）を有しないので、チャネル・セグメ
ント４０におけるホット・エレクトロンに起因するどの
ような衝突イオン化の結果として生じるどのようなホー
ル電流も、ラッチアップやスナップバックという問題を
生じさせることなくバルク基板３０の中に流れることに
なる。横方向に離間したゲート・セグメント５６は、Ｆ
ＥＴ２０の横方向の一方の側から他方の側まで、ゲート
構造２８の幅方向のスパンの全体に伸長している（図
４）。各ゲート・セグメント５６の幅は、各空間５８の
幅よりもかなり大きいのが一般的である。これら複数の
ゲート・セグメント５６は、相互に平行な縦方向であ
り、空間５８の幅によって相互に横方向に離間している
平行なローとして伸長している。各ゲート・セグメント
５６は、ソース拡散領域２２とソース拡散領域２４との
間の実質的に全体に伸長している。好ましくは、そし
て、ＦＥＴ２０の製造方法との関係で以下でより完全に
説明されるように、ゲート・セグメント５８とブリッジ
・セグメント６０とを含むゲート構造２８の材料は、イ
ンサイチュにドープされたポリシリコンであり、これ
は、単一のプロセス・ステップの間に積層（デポジッ
ト）される。しかし、ゲート構造２８は、ほとんどの金
属や、特にＣＭＯＳプロセスにおいて用いられるアルミ
ニウム、タングステン、窒化チタンなど、他の材料でも
よい。より詳しくは、しかしこれらに限定されることは
意図していないが、酸化親和性が低い高融点（ｒｅｆｒ
ａｃｔｏｒｙ）金属（周期表の５群ないし１０群）とそ
の合金とが好ましい。これには、タングステン、タンタ
ル、窒化チタン、窒化タンタル、プラチナなどが含まれ
る。これらの金属は、すべてが、アルミニウムで被覆さ
れたＴｉＮなどの複合構造として用いることもできる。
ゲート構造２８は、このようにして、通常のＣＭＯＳ型
ＦＥＴの背負う像技術を用いて形成することができる。
特に、金属は、多数の技術を用いて積層することができ
る。例えば、これらには限定されず単なる例示である
が、金属有機化学蒸着法（ＭＯＣＶＤ）又は物理的蒸着
法（ＰＶＤ）や、関係するスパッタリング又は化学的蒸
着法（ＣＶＤ）技術が用いられる。ゲート・セグメント
５６のアスペクト比が大きい（およそ、３：１よりも大
きい）場合には、ＭＯＣＶＤ技術が好ましい。その理由
は、アスペクト比が高いトレンチ状構造に対して、最良
のトレンチ充填特性を生じるからである。ゲート材料
は、インサイチュにドープされたポリシリコンに対する
ものと同じ一連のステップで積層される。更に、金属ゲ
ート材料は、標準的なフォトリソグラフィ技術を用いて
パターニングし、ウェット又はドライのいずれかの技術
を用いてエッチングすることができる。エッチングの技
術には、フッ素又は塩素ベースのドライ・エッチング、
水酸化アンモニア／過酸化水素によるウェット・ケミカ
ル・エッチングなどが含まれる。選択性をゲート酸化物
に対して最適化できるという点で、ドライ・エッチング
技術の方が好ましい。ゲート構造２８のゲート・セグメ
ント５６は、図１、図４及び図８に示されているよう
に、チャネル構造２６のチャネル・セグメント４０に対
して相互に組み合わされた（インターデジタルな）態様
で位置決めされる。チャネル・セグメント４０とチャネ
ル構造２６のゲート酸化物層５０との幅は、ゲート構造
２８のゲート・セグメント５６の間の空間５８内部に適
合する。同様にして、ゲート・セグメント５６は、チャ
ネル・セグメント４０の間の空間４６の内部に適合す
る。更に、各チャネル・セグメント４０の丸められた上
端部４８は、ゲート・セグメント５６の間の各空間５８
の上端部における丸められた端部６２の内部に適合す
る。更に、各ゲート・セグメント５６のほぼ矩形状の下
端部６４は、チャネル・セグメント４０の間の空間４６
のほぼ矩形状の下端部５２の内部に適合する。ゲート酸
化物層５０は、チャネル・セグメント４０とゲート・セ
グメント５６との間を結合し、その間で連続的に伸長
し、チャネル・セグメント４０の丸められた上端部４８
と空間４６の矩形状の下端部５２とを含む。相互に組み
合わせられたチャネル・セグメント４０とゲート・セグ
メント５６とは、以下で説明されるように、通常の信頼
性の高いＣＭＯＳ技術を用いてチャネル・セグメント４
０とゲート・セグメント５６とを製造する自己アライメ
ント型の態様の結果として、ゲート酸化物層５０の対向
する両側を結合しそれらに接触する。各チャネル・セグ
メント４０の横方向のそれぞれの側における１つのゲー
ト・セグメント５６の相互に組み合わされた位置が、デ
ュアル電極ゲート構造２８を形成する。ゲート構造２８
に加えられたゲート制御電圧は、ゲート・セグメント５
６に存在し、これらの電圧によって、チャネル・セグメ
ント４０の両側に電界効果が生じ、これが、ＦＥＴ２０
の導電特性に影響する。チャネル・セグメント４０は幅
が十分に狭いために、一般的に用いられているレベルの
ゲート制御電圧は、各チャネル・セグメント４０におい
て完全空乏又は完全反転導電特性を達成することがで
き、これによって、導電特性が改善される。ゲート構造
２８のデュアル電極という性質のために、ショート・チ
ャネル効果による悪影響は、回避されるか、又は、著し
く縮小され、これによって、ＦＥＴ２０を比較的小さな
アスペクト比で製造することが可能になる。ソース及び
ドレイン領域２２及び２４の深さは、ＦＥＴのアスペク
ト比によって制約を受けずに、ブレークダウン特性が改
善されるように確立することが可能である。ＦＥＴ２０
は、後で図９ないし図２１との関係で説明されるよう
に、既知の通常のＣＭＯＳ技術を用いて構築することが
できる。ＦＥＴ２０（図１）の製造プロセスは、Ｐ型の
ドーピング濃度を有するバルク・ウエハなどの通常のウ
エハを用いて開始される。コストはより高いのである
が、本発明では、エピタキシャル・ウエハを用いても製
造を開始することもできる。ドープされたウエハは基板
３０を形成し、その様子は、図９に示されている。次
に、薄いサポート酸化物層７０が、熱成長され、基板３
０の頂部表面４２上に通常の態様で積層される。その後
で、窒化シリコンの層７２が、サポート酸化物層７０の
頂部表面上で成長される又は積層される。窒化シリコン
層７２は、従来の態様で成長又は積層される。サポート
酸化物層７０と窒化シリコン層７２とを作成するのは、
ほとんどすべてのＣＭＯＳプロセスの典型的なプロセス
・シーケンスである。次に、Ｐウェル７４が、層７０及
び７２を通過して基板３０に注入される。Ｐウェル７４
の注入は、注入された基板の高エネルギ・ビームを用い
て、通常の態様で達成される。注入されたＰウェル７４
のドーピング濃度は、チャネル・セグメント４０となる
ものに対するキャリアの所望の濃度が得られるように選
択される（図１）。Ｐウェル７４は、製造プロセスにお
けるこの比較的早い段階において注入され、フィールド
酸化プロセスを利用して、Ｐウェルのプロファイルを平
滑化する。完全空乏ＣＭＯＳ型ＦＥＴでは、チャネル・
セグメント４０（図１ないし図４）の一様なドーピング
濃度が望まれる。ＩＣ（図示せず）の他のＣＭＯＳデバ
イスに対するＮウェルが、この時点で、基板３０におい
て形成される。窒化シリコン層７２は、次に、シリコン
分離プロセスの通常のローカルな酸化（ｌｏｃａｌ ｏ
ｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ＝ＬＯＣＯ
Ｓ）の一部として実行される。窒化シリコン層７２が、
図１０に示されているように、通常のフォトレジストの
塗布、フォトリソグラフィによる露光及びエッチング技
術を用いてパターニングされる。窒化シリコン層７２
は、エッチングによって取り除かれ、窒化シリコン層７
２の残存するセグメント７６以外のすべての位置で酸化
物層７０をサポートする。一般に、窒化シリコンの残存
するセグメント７６の形状が、ＦＥＴ２０が形成される
基板３０における領域を画定する。セグメント７６は、
また、ＬＯＣＯＳプロセスにおけるフィールド酸化物の
境界を画定するのにも用いられる。このようにして、こ
の境界は、ＦＥＴ２０の能動領域が存在する場所の輪郭
を定めている。基板３０上の他の能動領域のウェルは、
ＬＯＣＯＳフィールド酸化プロセスを受けるため、これ
らの能動領域とウェルとに対するフィールド絶縁（分
離）を製造プロセスのこの段階で実行することが必要と
なりうる。ＬＯＣＯＳ絶縁プロセスが好ましいが、浅い
トレンチ絶縁プロセスなど、それ以外の絶縁プロセスを
用いて、プロセスの流れを適切に変更することもでき
る。次に、図１１に示されているように、フィールド絶
縁プロセスによって、サポート酸化物層７０を、窒化シ
リコン・セグメント７６の外部において、それよりも相
当に厚いフィールド酸化物層７８に成長させる。サポー
ト酸化物層７０（図１０）から比較的厚いフィールド酸
化物層７８を成長させることによって、このより厚いフ
ィールド酸化物層７８は、窒化シリコン・セグメント７
６の周辺エッジの下側に浸食することになる。窒化シリ
コン・セグメント７６の周辺エッジは、これによって、
図１１に示されているように、若干持ち上げられる。次
に、窒化シリコンのセグメント７６は、図１２に示され
ているように、好ましくは、熱いリン酸バスの中でスト
リップすなわち除去される。第１のサポート酸化物層７
０（図１１）も、同じプロセスを用いて除去すなわちス
トリップされる。その後で、埋め込み型の層インプラン
ト（注入）８０が、特に、基板がバルク基板である場合
には、形成されうる。埋め込み型層インプラント８０
は、所望の核種（ｓｐｅｃｉｅｓ）を高エネルギ・ビー
ムを用いて基板３０の中に持ち込むことによって、Ｐ＋
材料を用いた通常の態様で形成される。インプラント８
０は、Ｐウェル７４の深さの下側のフィールド酸化物層
７８によって被覆されていない領域に伸長し、埋め込み
型の層インプラント８０の深さは、フィールド酸化物層
７８がイオン注入ビームのエネルギを減少させた領域よ
りもいくぶん深い位置に及ぶ。この埋め込み型層インプ
ラント８０は、基板３０とＰウェル７４との間の境界に
なる。また、埋め込み型層インプラント８０は、バルク
基板３０が用いられる場合にはラッチアップ免疫性を改
善するのにも用いられる。エピタキシャル基板が製造プ
ロセスにおいて用いられる場合には、埋め込み型層イン
プラントは、同じレベルのラッチアップ免疫性を達成す
るのに必要ない。一般に、他のタイプの技術を用いて、
チャネル・セグメント４０を作成すべき比較的深く一様
にドープされたウェル領域を依然として作成しながら、
何らかの絶縁、静電放電及びラッチアップの仕様を作成
することができる（図１ないし図４）。埋め込み型の層
８０を注入するステップの後で、インプラント８０は、
アニーリングされる。このアニーリングのステップは、
中性的な周囲気体の混合物において、通常のＣＭＯＳの
態様で実行される。アニーリングのステップにより、埋
め混み型の層インプラント８０を注入することによって
生じる損傷の一部が除去される。次に、多数の通常の洗
浄及び犠牲酸化ステップの後で、酸化物のサポート層８
２が、図１３に示されているように、Ｐウェル７４の上
側の露出された表面上に形成される。サポート酸化物層
８２は、フィールド酸化物層７８のセグメントの間であ
って、ＦＥＴのゲート及びチャネル構造がＰウェル７４
の内部及びその上に形成されるべきＰウェル７４の上側
表面の上に、伸長する。その後で、窒化シリコンの層８
４が、サポート酸化物層８２の上と、フィールド酸化物
層７８の上側の露出された表面の上に形成される。サポ
ート酸化物層８２と窒化シリコン層８４との形成は、材
料の成長や積層など、通常の技術によって達成される。
次に、図１４から理解されるように、フォトレジストの
比較的厚い層８６が、窒化シリコン層８４の上側表面の
全体にわたって適用される。フォトレジスト層８６は、
通常のＣＭＯＳ製造技術によって積層される。そして、
このフォトレジスト層８６は、マスク（図示せず）を用
いて、写真技術を用いてパターニングされる。フォトレ
ジスト層８６には、露光及び現像がなされ、窒化シリコ
ン層８４の上にフォトレジストの一連の比較的背の高い
コラム８８が残る。現像されたフォトレジストの比較的
背の高いコラム８８は、ＦＥＴのチャネル構造２６（図
１及び図３）が形成されるべき領域の長さに伸長する。
コラム８８は、チャネル・セグメント４０を形成するた
めのマスクとして用いられ、従って、コラム８８は、チ
ャネル・セグメント４０が形成される位置とほぼ平行に
伸長するように位置決めされる。現像されたフォトレジ
スト・コラム８８の横方向の幅は、通常のフォトリソグ
ラフィ技術を用いて、可能な限り小さくすることが好ま
しい。本発明の時点では、世界的に、約０．２５マイク
ロメートル（μｍ又はミクロン）のライン幅の大規模製
造が一般的になりつつある。しかし、以下の議論から理
解しうるように、チャネル・セグメント４０は、完全空
乏及び完全反転導電特性を得るためには、それよりもか
なり狭い幅を有していなければならない。しかし、ＦＥ
Ｔの製造に関する本発明による方法では、通常のフォト
リソグラフィ的なパターニング技術を、完全空乏及び完
全反転導電性が可能である幅のチャネル・セグメントを
確立するには幅が広すぎる現像済みのフォトレジストの
マスキング用コラムを作成する際に用いることが可能に
なり、同時に、完全空乏及び完全反転パフォーマンスが
可能なチャネル・セグメントを達成できる。次に、通常
の反応性イオン・エッチング・プロセスが、図１５から
理解され得るように、現像されたフォトレジスト・コラ
ム８８をマスクとして用いて、適用される。現像された
フォトレジストのコラム（図１４）が依然として残って
いる状態で、第１の反応性イオン・エッチング・ステッ
プが、窒化シリコン層８４を下方向へサポート酸化物層
８２まで浸食する。次に、第２の反応性イオン・エッチ
ング・ステップにより、サポート酸化物層８２が浸食さ
れ通過される。そして、第３の反応性イオン・エッチン
グ・ステップが、Ｐウェル７４のシリコンを浸食して、
Ｐウェル７４にスロット又はトレンチ９０を形成する。
トレンチ９０は、Ｐウェル７４からの材料のピラー９２
を画定し分離する。３回の反応性イオン・エッチング・
ステップは、３つの別個のエッチング・ツールを用いて
実行することができ、又は、これらの反応性イオン・エ
ッチング・ステップは、アプライド・マテリアルズ（Ａ
ｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）社の５０００シリ
ーズなど、１つのマルチ・チャンバ・エッチング・ツー
ルにおいて、実行することもできる。この場合には、反
応性イオン・エッチングの各ステップは、その特定のス
テップに向けられた別個のチャンバにおいて実行され
る。ツールや方法については、他の組合せを用いても、
図１５に図解されている複数のエッチング・ステップを
実行することができる。現像されたフォトレジストのコ
ラム８８は、３回の反応性イオン・エッチングが図１５
に示されているように達成されても、同じ位置に残って
いることがある。しかし、状況によっては、フォトレジ
スト・コラム８８とフォトレジストの残存層８６（図１
４）は、サポート酸化物層８２とＰウェル７４の材料と
がエッチングされる前に除去されることもある。いずれ
にしても、フォトレジスト層８６とコラム８８とは、図
１５に示した３回のエッチング・シーケンスの間に、又
は、その終了した後で、最終的に除去される。サポート
酸化物８２及び窒化シリコン８４それぞれのキャップ・
セグメント９４及び９６は、反応性イオン・エッチング
が３回終了した後でも、ピラー９２の上に残っている。
反応性イオン・エッチングの３回のステップ・シーケン
スの更なる詳細は、単一のピラー９２の形成との関係
で、図１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅ及び１
６Ｇに図解されている。更に、これらの図には、ピラー
９２の若干丸められた上端部９８（図１６Ｇ）を作成す
る技術が図解されている。フォトレジスト層８６（図１
４）から形成された完全に現像されたコラム８８（長さ
は途中が省略されている）が図１６Ａに示されている。
破線１００は、現像されたフォトレジスト・コラム８８
の幅を図解しているが、これは、通常のフォトリソグラ
フィによるパターニング技術の結果として得られるもの
である。第１の反応性イオン・エッチングは、図１６Ｂ
に完了した様子が示されており、窒化シリコン層８４が
サポート酸化物層８２に至るまで浸食されている。窒化
シリコン層８４は、また、窒化シリコン・キャップ９６
の中に形成されている（図１５）。第２の反応性イオン
・エッチング・ステップは、図１６Ｃに完了した様子が
示されている。ここでは、サポート酸化物層８２が浸食
されて、サポート酸化物キャップ９４が形成されている
（図１５）。図１６Ｂ及び図１６Ｃに示されているよう
に、現像されたフォトレジスト・コラム８８の幅と、窒
化シリコン・キャップ９６とサポート酸化物キャップ９
４との幅は、ほぼ同じであり、現像されたフォトレジス
ト・コラム８８の元の幅を定義している基準線１００の
間の距離におおよそ等しい。図１６Ｄに示されているよ
うに、現像されたフォトレジスト・コラム８８の幅は浸
食され、それによって、製造プロセスのこの段階でのコ
ラム８８の幅は、基準線１００によって示されている現
像されたフォトレジスト・コラムの元の幅よりもいくぶ
ん狭くなっている。フォトレジスト・コラム８８の浸食
は、エッチングの際に化学物質が変化することの結果と
して生じる。その結果、コラム８８の幅は、窒化シリコ
ン・キャップ９６の外側の水平方向のエッジからいくら
か内向きに設定されている。次に、図１６Ｅに示されて
いるように、エッチングの化学物質が更に変化すること
の結果として、窒化シリコン・キャップ９６とサポート
酸化物キャップ９４との外側エッジの横方向の内向きの
浸食が生じる。キャップ９４及び９６の横方向の内向き
の浸食は、基準線１００と比較することによって明らか
となる。キャップ９４及び９６は、ピラー９２よりも大
きく横方向に内向きに浸食される。図１６Ｅに図解され
ているように、エッチングの化学物質の変化は、ピラー
９２の上側の横方向の外側コーナーに影響しない。その
理由は、これらのコーナーは、実質的に正方形であっ
て、基準線１００とおおよそ同じ幅に維持されるからで
ある。エッチングの化学物質を更に調整し、反応性イオ
ン・エッチングを更に継続すると、図１６Ｆに示されて
いるように、トレンチ９０（図１５）をその所望の深さ
まで浸食することによってピラー９２の形成を同時に完
了しながら、ピラー９２の上部外側のコーナーが丸くな
るのである。図１６Ｄ、１６Ｅ及び１６Ｆに図解されて
いる浸食化学物質のシーケンスは、これらの図によって
示されているエッチング製造プロセスにおける適切なス
テップにおいてアッシング（ａｓｈｉｎｇ）タイプの化
学物質を用いることによって達成される。類似の技術
は、浅いトレンチ絶縁構造を形成する際に用いられる。
そこでは、類似するコーナー効果が漏れを生じさせる。
このようなプロセス・ステップは、上述したＡＭＥ５０
００などのマルチ・チャンバ・エッチング・システムを
用いることにより、用意に実現できる。現像されたフォ
トレジスト・コラム８８は、次に、通常のＣＭＯＳ製造
技術を用いることによって、窒化シリコン・キャップ９
６の頂部から取り除かれる。窒化シリコン・キャップ９
６とサポート酸化物キャップ９４は、図１６Ｇに示され
ているように、元の場所に残されている。明らかなよう
に、ピラー９２の幅は、通常のフォトリソグラフィ・パ
ターニング技術を用いて作成されるフォトレジストの現
像されたコラム８８の幅によって決まる。ピラー９２の
幅は、しかし、チャネル・セグメント４０における完全
空乏及び完全反転導電性をサポートするには、広すぎ
る。本発明による製造法の重要な側面は、ピラー９２の
幅をチャネル・セグメント４０のより狭い幅まで縮小
し、完全空乏及び完全反転導電性をサポートすることで
ある。幅を狭くしたり薄くしたりすることの結果として
完全空乏又は完全反転のチャネルの振る舞いを達成する
のに十分に狭いチャネルが生じない場合でも、このプロ
セスは、結果的に、チャネルの振る舞いについてより大
きな制御を生じさせ、それによって、サイズがより小さ
なＦＥＴをショート・チャネル効果の悪影響が生じる前
に製造することが可能になる。図１７に示されているサ
ブトラクティブ法による酸化プロセスは、ピラー９２の
幅をチャネル・セグメント（図１ないし図３）まで狭く
するのに用いられる。このサブトラクティブ法による酸
化プロセスは、好ましくは、サポート酸化物層８２と窒
化シリコン層８４（図１６Ｇ）とのキャップ９４及び９
６を同じ位置に維持しながら、ピラー９２を画定してい
るＰウェル材料７４を熱的に酸化するステップを含む。
この酸化プロセスは、ピラー９２の材料をその垂直方向
の外側表面から横方向に内向きに消費して、図１７に示
されているように、ピラー９２の外側に酸化物層１０２
を作成する。また、サブトラクティブ法による酸化は、
トレンチ９０の矩形の下端部１０４におけるＰウェル材
料と、ピラー９２の上端部における丸められたコーナー
９８（図１６Ｇ）とを消費する。ピラー９２の外側層１
０２を酸化して酸化物層１０２にすることは、好ましく
は、ウェット若しくはドライに、又は、例えば、ドライ
・ウェット・ドライという手順でのウェット及びドライ
な酸化ステップの組合せによって、熱的に達成される。
図１７に図解された酸化ステップの後で、酸化物層１０
２は、ウェット又はベーパ・エッチング（ｖａｐｏｒ
ｅｔｃｈ）技術を用いて、好ましくはフッ化水素酸のウ
ェット・バスの中で、等方的に除去され、結果的に、図
１８に示されているチャネル・セグメント４０が得られ
る。酸化物層１０２を除去することの結果として、ピラ
ー９２の幅を、チャネル・セグメント４０の所望の幅ま
で狭くすることができる。ピラー９２の最終的な幅は、
ピラー９２の当初の幅（基準ライン１００によって表さ
れている）から酸化物層１０２の厚さの２倍を減算した
値となり、酸化物層１０２の厚さは、図１７に示されて
いる基準寸法１０６によって表されている。チャネル・
セグメント４０の最終的な幅についての寄生的な制御
は、走査電子顕微鏡を用いた当初のエッチングの後でピ
ラー９２の幅を測定することによって間接的に実行され
る。消費的な酸化物層１０２の厚さは、この後で、エリ
プソメトリ（ｅｌｉｐｓｏｍｅｔｒｙ）などの通常のＣ
ＭＯＳ製造技術を用いて制御される。消費的な酸化物層
１０２の厚さ１０６は、通常の製造環境において数オン
グストローム（Å）以内まで測定及び制御することがで
きる。トレンチ９０の下端部１０４から酸化物層１０２
を除去することは、下端部１０４に沿った酸化物層１０
２の厚さだけトレンチを更に深くするという効果を有す
る。しかし、ピラー９２の上端部は、長さにおいて縮小
されるということはない。その理由は、サポート酸化物
と窒化シリコン・キャップ９４及び９６それぞれが、ピ
ラー９２の上端部における消費的（ｃｏｎｓｕｍｐｔｉ
ｖｅ）な酸化物層１０２の成長を防止するからである。
サポート酸化物キャップ９４の下側のピラー９２の外側
の丸められた上端部９８（図１６Ｇ）における酸化物層
の成長は、キャップ９４及び９６の横方向の外側エッジ
を上向きに押し上げる傾向を有する。その理由は、これ
らの位置１０８における酸化物層１０２の成長が大きい
からである。ピラー９２の位置１０８における酸化物層
１０２の比較的大きな成長は、結果的なチャネル・セグ
メント４０上のほぼ丸められた上端部４８の作成を促
す。理想的には、丸められた上端部４８は、図３及び図
１９に示されているように完全に丸くなりうるのであろ
うが、現実には、図１７に示されているように、丸めら
れた上端部４８は、丸められたコーナーと、むしろ平坦
な頂部とを有している。酸化物層１０２によって位置１
０８におけるピラーがより多く消費されることの結果と
して、ピラー９２を有する酸化物層１０２の内側のイン
ターフェース表面においては、丸められた端部４８（図
３及び図１９）の曲率半径がより大きくなる。酸化物層
１０２がいったん除去されると、丸められた上端部４８
が形成される。位置１０８における酸化が強化されるこ
とによって、サポート酸化物と窒化シリコン・キャップ
９４及び９６とを押し上げる傾向を有する。位置１０８
における酸化が強化されることでは、広く知られた「鳥
のくちばし」状の鋭いエッジが各ピラー９２の上部コー
ナーに形成されるということはない。先に丸められてい
たコーナー９８（図１６Ｇ）は、図１７に示されている
ように、酸化物層１０２の成長によって更に丸められ、
そのような鋭いエッジを回避する。鋭いエッジを防止す
ることによって、ゲートからチャネル・セグメント４
０、酸化物ブレークダウン及びゲート酸化物の保全性の
低下に至るファウラー・ノルドハイム型のトンネル効果
が回避される。次に、窒化シリコン・キャップ９６とサ
ポート酸化物層９４とが除去される。この除去は、フッ
化水素酸が後に続く熱いリン酸のウェット・バスにおい
てなされる。結果的に得られる構成は、チャネル・セグ
メント４０（図１及び図３）である。ピラー９２は、幅
が狭くされ、チャネル・セグメント４０（図１及び図
３）に形成され、同時に、トレンチ９０（図１５）の幅
は広くされ、チャネル・セグメント４０の間には空間４
６（図２及び図３）になる。キャップ９４及び９６を除
去した後では、様々な通常の洗浄ステップ及びアニーリ
ング・ステップが実行されて、チャネル・セグメント４
０が処理される。チャネル・セグメントの製造の結果と
して、寄生表面ＦＥＴ又はシングル・ゲートＦＥＴが、
チャネル・セグメント４０の丸められた上端部と、チャ
ネル・セグメント４０の間の空間の下端部１０４に沿っ
たＰウェル７４において、生じる。このような寄生表面
ＦＥＴは、キャパシタンスの増加に寄与し、ＦＥＴのシ
ョート・チャネル特性を潜在的に劣化させる可能性があ
る。これらの寄生表面ＦＥＴは、ただ１つのゲートしか
有していないので、そのスレショルド電圧は、より短い
チャネル長では、デュアル・ゲートＦＥＴ２０のスレシ
ョルド電圧よりも著しく小さく、それによって、ＦＥＴ
２０の所望のスレショルド電圧よりも下の電圧レベルお
けるショート・チャネル効果のために、ソースとドレイ
ンとの間に短絡が生じる可能性がある。この性質の寄生
表面ＦＥＴは、チャネル・セグメント４０の上端部の上
と空間４６の下端部１０４とにおける材料の注入層１１
０によって取り除くすることができる（図１８）。この
注入層１１０は、これらの寄生表面ＦＥＴに対するスレ
ショルド電圧をデュアル・ゲートＦＥＴ２０に対するス
レショルド電圧よりも高い値まで上昇させ、それによっ
て、寄生表面ＦＥＴをオフにし、完全空乏又は完全反転
の態様で導通することができるチャネル・セグメント４
０だけを残存させることになる。層１１０の中に注入さ
れた核種（ｓｐｅｃｉｅｓ）は、Ｐウェル７４を伴うホ
ウ素である。本発明によるＰチャネルＦＥＴ構造が構築
される場合には、層１１０の中に注入される核種は、ヒ
素又はリンである。次に、図１９に示されているよう
に、ゲート酸化物層５０が、チャネル・セグメント４０
の外部表面の上とチャネル・セグメント４０の間の空間
４６の矩形状の下端部の上とに形成される。ゲート酸化
物層５０は、所望のピラーの厚さ及び深さを達成するの
に必要な深さに形成される。本発明によるＦＥＴ構造の
所望のパフォーマンス仕様は、通常のプレーナＦＥＴ構
造と比較して、より緩和されたスケーリング規則に従
う。このより緩和されたスケーリング規則の結果とし
て、ドレイン電圧電位（Ｖｄｄ）を低下させる必要性が
小さくなる。図２０には、図１９に示されている処理ス
テップが完了した後でＦＥＴ構造全体の製造段階が示さ
れている。図２０に図解されている製造段階は、ゲート
構造２８が形成される前に存在する。ゲート構造２８を
製造するには、図２１に示されているように、ポリシリ
コンなどのゲート材料１１２が、ゲート材料がチャネル
・セグメント４０の間の空間に充填されるように、ウエ
ハの全体に積層される。空間４６内に形成されたゲート
材料１１２は、ゲート・セグメント５６になり、これは
ゲート酸化物５０に結合する（図２、図３及び図１
９）。ゲート材料１１２は、チャネル・セグメントに対
して自己アライメント型の態様で積層され、それによっ
て、ゲート・セグメント５６は、ゲート酸化物層５０
（図１９）と、チャネル・セグメント４０の形状とに一
致する。この場合に、空間４６（図１９）の丸められた
上端部４８と、下端部とが含まれる。ゲート材料１１２
の積層は、ブリッジ・セグメント６０もまた形成され、
ゲート・セグメント１１２がフィールド酸化物層７８の
上に層において伸長するまで継続する。ゲート・セグメ
ント５６は、この単一ステップの形成の結果としてブリ
ッジ・セグメント６０と一体的に接続され、ブリッジ・
セグメント６０は、ゲート・コンタクト３６を含む層に
一体的に接続されている。ゲート構造２８を形成してい
る材料１１２は、好ましくは、インサイチュにドープさ
れたポリシリコンで形成されている。次に、ゲート構造
は、フォトリソグラフィ的にパターニング及びエッチン
グされて、ブリッジ・セグメント６０の所望の形状とゲ
ート・コンタクト３６とが作成される（図１、図３及び
図２１）。スペーサの形成などポスト・ゲート処理を含
めて図２１に図解されている構造が完成すると、ソース
拡散領域２２とソース拡散領域２４（図１及び図４）と
が、通常のプレーナＣＭＯＳ処理技術を用いて形成され
る。次に、ソース及びドレイン・コンタクト３２及び３
４は、ソース拡散領域２２とソース拡散領域２４との上
にそれぞれ形成される。このようにして、ＦＥＴ２０の
基本構造が完成する。ＦＥＴ２０がその一部分であると
ころのＩＣに関連する更なる処理は、通常の態様で完成
される。本発明によるＦＥＴ２０は、ほぼ対象であり、
従って、本質的に双方向的である。このように、既に述
べた従来技術による包囲ゲート型のデバイスとは異な
り、ＦＥＴ２０は、ＣＭＯＳスイッチ又はパスゲートを
作ることができるという効果を有している。本発明によ
るＦＥＴ２０の、ゲート材料５６によって包囲されてい
るそれぞれの個別的なチャネル・セグメント４０は、図
２２に示されている従来技術によるデルタ構成のＦＥＴ
２００と表面的に幾分類似しているが、実際は、著しく
異なっている。ＦＥＴ２００は、ゲート２０４によって
包囲されているチャネル領域２０２を有している。酸化
物層２０６は、チャネル領域２０２とゲート２０４とを
分離している。フィールド酸化物の手順によって、酸化
物が、チャネル領域２０２の下側の酸化物領域２０８に
追加されている。フィールド酸化物は、ゲート２０４の
底部の周囲に追加され、ゲート２０４の底部が外側に若
干うつむくようにさせる。このことの自然な結論は、チ
ャネル領域２０２が、下側のシリコン２１０から効果的
に「ピンチ・オフ」されることである。従来技術による
デルタ構成のＦＥＴ２００と比較した本発明によるＦＥ
Ｔ２０の重要な差異に注意すべきである。ＦＥＴ２０
は、単一のチャネル領域２０２ではなく、チャネル・セ
グメント４０のアレイを有しており、それによって、Ｆ
ＥＴ２０は、ＦＥＴ２０の動作特性を著しく変更するこ
となく、このアレイを伸長する又は短縮することによっ
て、より大きな又はより小さな電流容量に対してスケー
リングことが可能になる。チャネル・セグメント４０
は、それぞれを、チャネル領域２０２よりもかなり薄く
して、ゲート電界によって、チャネル長がより短い場合
にチャネル・セグメント４０を通過する導電性をより大
きく制御することが可能になる。結果的に得られるより
短いチャネル長によって、ＦＥＴ２０では、ＦＥＴ２０
０の場合よりも、縦方向の寸法をより小さくすることが
できる。チャネル・セグメント４０は、高さにおいて、
チャネル領域２０２よりもかなり小さくなり、それによ
って、チャネル・セグメント４０を構築するプロセス
は、チャネル領域２０２を形成するプロセスよりも、時
間もそれほどには必要でなく、それほど複雑ではなくな
る。更に、チャネル・セグメント４０はチャネル２０２
よりも高さがかなり小さくなるので、ＦＥＴ２０は、実
際には、全体としてプレーナ構成を有しており、このた
めには、ＦＥＴ２００の背の高い壁構成よりも全体的な
製造プロセスが必要となる。ＦＥＴ２０のチャネル・セ
グメント４０は、下側のシリコンから意図的にピンチオ
フされることはなく、それによって、ＦＥＴ２００に対
しては問題となりうるスナップバック又は寄生トランジ
スタは、ＦＥＴ２０においては生じない。周辺の漏れを
防止する別のＦＥＴ構造２１４が、図２３に示されてい
る。周辺の漏れは、チャネル構造の外部の周囲のソース
とドレインとの間の導通を可能にしてしまう望ましくな
い寄生ＦＥＴ条件である。ドーパントのポケット２１２
は、ソースからドレインまでのＦＥＴ構造２１４の長さ
全体に沿った最も外側のゲート・セグメント９９に隣接
して、配置されている。ドーパント・ポケット２１２
は、最も外側のゲート・セグメント９９に隣接するＦＥ
Ｔ構造２１４の２つの側だけを被覆することができ、ソ
ース、ドレイン並びにゲート及びチャネルを含むＦＥＴ
構造２１４を完全に包囲している。ＮチャネルＦＥＴに
対する電流バリアを提供するには、ポケット２１４のド
ーパントは、ホウ素などのｐ型でなければならず、Ｐチ
ャネルＦＥＴに対しては、ドーパントは、ヒ素やリンな
ど、ｎ型でなければならない。ドーパント・ポケット２
１２は、ドープされずに放置されるべき領域がフォトレ
ジスト・マスク材料によって被覆される中間的なイオン
注入プロセス・ステップにおいて形成されうる。あるい
は、ドーパント・ポケット２１２は、窒化シリコン（Ｓ
ｉＮ４）層８４（図１３）がチャネル領域を依然として
オーバーレイしこの領域を効果的にマスクすると同時に
フォトレジスト・マスク材料がドープされずに放置され
ている他の領域を被覆するプロセス・ステップにおいて
形成されることもありうる。また、周辺の漏れは、実際
のゲートとしては機能しないがその領域における電流を
防止するスレショルド電圧よりも十分に低い一定の低電
圧に、好ましくは、当該ＩＣにおいて用いられる最低の
電位に保持される「ダミー・ゲート」として最も外側の
ゲート・セグメント９９を提供することによって、減少
又は除去することができる。ダミー・ゲートは、ドーパ
ント・ポケットと共に用いることにより、周辺の漏れの
防止を最適化することができる。以上の詳細な説明から
明らかなように、通常のＣＭＯＳ製造プロセスを用いる
ことによって、ＦＥＴのアスペクト比を縮小することが
達成される。垂直方向に向けられたチャネル・セグメン
トは、通常のＣＭＯＳステップを用いて作成され、この
チャネル・セグメントの結果的な幅は、現在の通常のフ
ォトリソグラフィによるパターニング技術を用いなが
ら、完全空乏及び完全反転パフォーマンスを達成するの
に十分に狭い幅まで縮小することができる。垂直方向に
向けられたチャネル構造を作成するには、通常のＣＭＯ
Ｓ型ＦＥＴの製造において一般的に用いられるステップ
に加えて、サブトラクティブ法による酸化という追加的
なステップが、ただ１つ要求されるだけである。ゲート
酸化物の厚さと、結果的に得られるパフォーマンスの信
頼性及び耐用年数とは、ＦＥＴの電源電圧レベルの低下
にそれほどの感度を有していない。このデュアル・ゲー
ト構造は、通常の自己アライメント型ＣＭＯＳ材料積層
技術を用いて形成される。本発明によるＦＥＴ構造は、
バルク基板上に製造することができ、それによって、ピ
タキシャル又はＳＯＩ基板処理に付随する追加的なコス
トを回避することができる。必要となる全体の処理ステ
ップは、ＳＯＩ技術によってデュアル・ゲートＦＥＴを
形成することに付随する追加的な複雑性を含んでいな
い。このデュアル・ゲート及びチャネル構造の構成は、
ＳＯＩ構造に一般的な寄生及びスナップバック問題を回
避することができる。完全空乏及び完全反転導電性特性
は、ＦＥＴのサイズが小さくなったにもかかわらず、よ
り高いＶｄｄにおけるショート・チャネル効果の著しい
悪影響を受けずに達成することができる。完全空乏及び
完全反転導電特性は、特別のＳＯＩ製造、エピタキシャ
ル基板又はＦＥＴ構造の内部の諸構造のエピタキシャル
成長を必要とすることなく、バルク基板から得ることが
できる。チャネル長がより短いにもかかわらず、ソース
・ドレイン・ブレークダウン電圧特性を改善することが
できる。この理由は、ソース及びドレイン領域を、通常
のＣＭＯＳスケーリング理論から要求されるよりも深い
位置まで注入することができるからである。より高い電
源電圧に対する耐性、すなわち、それに耐える能力が向
上するのであるが、この理由は、アスペクト比がより小
さなＦＥＴを達成しながらゲート酸化物の厚さを増加さ
せることができるからである。デュアル・ゲート構造
は、電流とソース・ドレイン接合とに関して、ホットエ
レクトロン衝突に対してより大きな免疫性を有してお
り、これによって、ＦＥＴの耐用年数を長くすることが
できる。一般的に、本発明によるＦＥＴ構造は、サイズ
を減少させながら、デュアル・ゲートＳＯＩ型ＦＥＴ構
造を形成するのに必要な複雑で特別な技術ではなく、信
頼できる現代のＣＭＯＳ製造技術を用いて、信頼性が高
く、経済的で、大規模な商業ベースで製造することがで
きる。本発明が完全に理解されれば、多くの改善点や効
果が明らかになるはずである。以上で、本発明の好適実
施例とその改良とを、特定的に説明した。ここでの説明
は、好適な例を用いて行っている。本発明の範囲は、冒
頭の特許請求の範囲によって画定され、以上で与えた好
適実施例の詳細な説明によって不必要に限定されるべき
ではない。
【図面の簡単な説明】
【図１】本発明を組み入れたＦＥＴ構造の全体図であ
り、集積回路の基板において、その一部を明瞭な図解の
ために取り除いた態様で示されている。
【図２】図１に示されたＦＥＴ構造のチャネル構造の拡
大された全体図である。
【図３】図１に示されたＦＥＴ構造の相互に噛み合わさ
れた（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）ゲート構造及び
チャネル構造の拡大及び分解された全体図である。
【図４】図１に示されたＦＥＴ構造の上からの平面図で
あり、寸法が縮小され、ゲート及びチャネル構造を明瞭
に図解するために部分的に取り除かれて示されている。
【図５】図４に示されたライン５−５の平面において実
質的に切り取られた断面図である。
【図６】図４に示されたライン６−６の平面において実
質的に切り取られた断面図である。
【図７】従来技術によるＳＯＩ型のＦＥＴの断面図であ
り、トランジスタの回路図を重ね合わせて示している。
【図８】図４に示されたライン８−８の平面において実
質的に切り取られた断面図である。
【図９】図４に示されたライン８−８の平面に沿って実
質的に切り取られた断面図であり、図１ないし図８及び
図８に示されたＦＥＴ構造を製造する際に関係するステ
ップのシーケンスを図解している。
【図１０】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１１】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１２】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１３】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１４】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１５】図４に示されたライン８−８の平面に沿って
実質的に切り取られた断面図であり、図１ないし図８及
び図８に示されたＦＥＴ構造を製造する際に関係するス
テップのシーケンスを図解している。
【図１６】図１６Ａないし図１６Ｇから構成されてお
り、図１５に示されたチャネル・セグメントの上端部を
製造する際に関係する一連のステップの更なる詳細を図
解する拡大された断面図である。
【図１７】図１６Ｇに示されたステップが完了した後で
チャネル・セグメント上で実行される酸化ステップ、注
入ステップ及びゲート酸化物形成ステップを図解する数
個のチャネル・セグメントの断面図である。
【図１８】図１６Ｇに示されたステップが完了した後で
チャネル・セグメント上で実行される酸化ステップ、注
入ステップ及びゲート酸化物形成ステップを図解する数
個のチャネル・セグメントの断面図である。
【図１９】図１６Ｇに示されたステップが完了した後で
チャネル・セグメント上で実行される酸化ステップ、注
入ステップ及びゲート酸化物形成ステップを図解する数
個のチャネル・セグメントの断面図である。
【図２０】図９ないし図１５に示されたものと類似の断
面図であって、図１ないし図６及び図８に示されたＦＥ
Ｔ構造を完成させる追加的な製造ステップを更に図解し
ている。
【図２１】図９ないし図１５に示されたものと類似の断
面図であって、図１ないし図６及び図８に示されたＦＥ
Ｔ構造を完成させる追加的な製造ステップを更に図解し
ている。
【図２２】従来技術によるデルタＦＥＴの断面図であ
る。
【図２３】図２１に示されたＦＥＴ構造の断面図であ
り、追加的なドーパント・ポケット構造が示されてい
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年２月９日（２００１．２．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 完全空乏、完全反転、垂直チャネル、
短長及びデュアル・ゲート型ＣＭＯＳ電界効果トランジ
スタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴァーン・ホーンバック アメリカ合衆国オレゴン州97060，トラウ トデール，サウス・ウエスト・トゥエンテ ィーフォース・ストリート 877 (72)発明者 マイケル・チショルム アメリカ合衆国テキサス州75044，ガーラ ンド，フォール・クリーク・コート 113 (72)発明者 デーヴィッド・ダニエル アメリカ合衆国ワシントン州98683，バン クーバー，サウス・イースト・ベラ・ビス タ・ループ 2705

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 デュアル・ゲート電界効果トランジスタ
    （ＦＥＴ）であって、 ソース領域と、 ドレイン領域と、 前記ソース領域と前記ドレイン領域との間に縦方向に伸
    長する複数のチャネル・セグメントを含むチャネル構造
    であって、前記チャネル・セグメントは空間によって相
    互に横方向に分離されている、チャネル構造と、 前記チャネル・セグメントの間の空間内にあるゲート構
    造と、 を備えていることを特徴とするデュアル・ゲート電界効
    果トランジスタ。
  2. 【請求項２】 請求項１記載のデュアル・ゲートＦＥＴ
    において、 各チャネル・セグメントは、サブトラクティブ法による
    酸化（ｓｕｂｔｒａｃｔｉｖｅ ｏｘｉｄａｔｉｏｎ）
    によって確立される横方向の幅を有することを特徴とす
    るデュアル・ゲートＦＥＴ。
  3. 【請求項３】 請求項１又は請求項２記載のデュアル・
    ゲートＦＥＴにおいて、 前記チャネル・セグメントは、高さの寸法においてはほ
    ぼ垂直方向を向いており、 前記ゲート構造は、前記垂直方向を向いたチャネル・セ
    グメントの間に位置決めされた複数のほぼ垂直方向に向
    いたゲート・セグメントを含むことを特徴とするデュア
    ル・ゲートＦＥＴ。
  4. 【請求項４】 請求項３記載のデュアル・ゲートＦＥＴ
    において、 各ゲート・セグメントは上端部を有し、 前記ゲート構造は、前記縦方向に伸長するチャネル・セ
    グメントの上にほぼ横方向に伸長し前記ゲート・セグメ
    ントの前記上端部に接続されたブリッジ構造を更に含む
    ことを特徴とするデュアル・ゲートＦＥＴ。
  5. 【請求項５】 請求項１、請求項２、請求項３又は請求
    項４記載のデュアル・ゲートＦＥＴにおいて、 各チャネル・セグメントは、ほぼ丸められた上端部を有
    し、 各チャネル・セグメントの前記上端部は、注入された材
    料の層を含むことを特徴とするデュアル・ゲートＦＥ
    Ｔ。
  6. 【請求項６】 請求項５記載のデュアル・ゲートＦＥＴ
    において、 前記チャネル・セグメントの間の各空間の下に注入され
    た材料の層を更に含むことを特徴とするデュアル・ゲー
    トＦＥＴ。
  7. 【請求項７】 請求項６記載のデュアル・ゲートＦＥＴ
    において、 各チャネル・セグメントの前記上端部における注入され
    た材料の前記層と、前記チャネル・セグメントの間の各
    空間の下端部の下の注入された材料の前記層とは、これ
    らの位置におけるすべての寄生表面トランジスタをオフ
    させることを特徴とするデュアル・ゲートＦＥＴ。
  8. 【請求項８】 請求項１記載のデュアル・ゲートＦＥＴ
    において、 各チャネル・セグメントは、完全空乏導電特性（ｆｕｌ
    ｌｙ−ｄｅｐｌｅｔｅｄ ｃｏｎｄｕｃｔｉｖｉｔｙ
    ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を取得するのに十分
    に狭い横方向の幅を有していることを特徴とするデュア
    ル・ゲートＦＥＴ。
  9. 【請求項９】 請求項１又は請求項８記載のデュアル・
    ゲートＦＥＴにおいて、 各チャネル・セグメントは、完全反転（ｆｕｌｌｙ−ｉ
    ｎｖｅｒｔｅｄ）導電特性を取得するのに十分に狭い横
    方向の幅を有していることを特徴とするデュアル・ゲー
    トＦＥＴ。
  10. 【請求項１０】 請求項１、請求項８又は請求項９記載
    のデュアル・ゲートＦＥＴにおいて、 前記ゲート構造は、インサイチュ（ｉｎ ｓｉｔｕ）に
    ドープされたポリシリコンによって形成されていること
    を特徴とするデュアル・ゲートＦＥＴ。
  11. 【請求項１１】 請求項１、請求項８、請求項８又は請
    求項１０記載のデュアル・ゲートＦＥＴにおいて、 各チャネル・セグメントは、各ゲート・セグメントの横
    方向の幅よりも実質的に小さな横方向の幅を有している
    ことを特徴とするデュアル・ゲートＦＥＴ。
  12. 【請求項１２】 請求項１記載のデュアル・ゲートＦＥ
    Ｔにおいて、 ゲート酸化物層が、前記チャネル・セグメントと前記ゲ
    ート構造とを分離しており、 前記ゲート酸化物層の厚さは、前記ソース領域と前記ド
    レイン領域とのサイズとは独立であることを特徴とする
    デュアル・ゲートＦＥＴ。
  13. 【請求項１３】 請求項１記載のＦＥＴを開始材料（ｓ
    ｔａｒｔｉｎｇ ｍａｔｅｒｉａｌ）において製造する
    方法であって、 ソース領域を前記開始材料に形成するステップと、 ドレイン領域を前記開始材料に形成するステップと、 前記ソース領域と前記ドレイン領域との間に縦方向に伸
    長しており、空間によって相互に横方向に分離されてい
    る複数のチャネル・セグメントを前記開始材料に形成す
    るステップと、 前記チャネル・セグメントの間の空間内にゲート構造を
    形成するステップと、を含むことを特徴とする方法。
  14. 【請求項１４】 請求項１３記載の方法において、 前記ソース領域と前記ドレイン領域との間の前記開始材
    料において縦方向に前記空間を形成し、開始材料の縦方
    向のピラーを画定するステップと、 前記ピラーを前記空間内において横方向に酸化するステ
    ップと、 前記ピラーから前記横方向の酸化を除去し、各ピラーの
    前記横方向の酸化の量だけ前記ピラーの幅よりも小さい
    幅を有するチャネル・セグメントを形成するステップ
    と、 を更に含むことを特徴とする方法。
  15. 【請求項１５】 請求項１４記載の方法において、 前記開始材料の頂部の各ピラーの位置にエッチング抵抗
    性（ｅｔｃｈ−ｒｅｓｉｓｔａｎｔ）のバリアを形成す
    るステップと、 前記ピラーを酸化して、前記エッチング抵抗性のバリア
    が前記ピラーの頂部に残るようにするステップと、 を更に含むことを特徴とする方法。
  16. 【請求項１６】 請求項１５記載の方法において、 前記エッチング抵抗性のバリアを横方向にエッチングし
    て前記バリアの幅を減少させ、前記空間をエッチングす
    る際に前記ピラー材料の上部コーナーを露出させて浸食
    するステップと、 を更に含むことを特徴とする方法。
  17. 【請求項１７】 請求項１４記載の方法において、 前記空間をエッチングする前に、各ピラーの頂部に酸化
    抵抗性のキャップを形成するステップを更に含むことを
    特徴とする方法。
  18. 【請求項１８】 請求項１７記載の方法において、 前記ピラーを横方向に酸化する間に、前記ピラーの側壁
    に隣接する横方向の外部位置において前記酸化抵抗性の
    キャップの厚さを成長させるステップと、 前記酸化物キャップを成長させることによって、コーナ
    ーが丸められた構成を有する前記ピラー材料の上部横方
    向外側エッジを酸化するステップと、 前記酸化物キャップの前記上部横方向外側エッジを酸化
    することによって、前記チャネル・セグメントの丸めら
    れた上部エッジを形成するステップと、 前記ピラーを横方向に酸化した後に前記酸化抵抗性及び
    酸化物キャップを除去するステップと、 を更に含むことを特徴とする方法。
  19. 【請求項１９】 請求項１３記載の方法において、 各チャネル・セグメントの上端部に材料の層を注入する
    ステップを更に含むことを特徴とする方法。
  20. 【請求項２０】 請求項１３記載の方法において、 各空間の下の前記開始材料に材料の層を注入するステッ
    プを更に含むことを特徴とする方法。
  21. 【請求項２１】 請求項１４記載の方法において、 前記ピラーの横方向の酸化の間、前記ピラーの上端部を
    酸化から保護するステップを更に含むことを特徴とする
    方法。
  22. 【請求項２２】 請求項１４記載の方法において、 完全空乏導電特性を得るのに十分に狭い横方向の幅を有
    する各チャネル・セグメントを確立するのに十分な程に
    各ピラーを酸化するステップを更に含むことを特徴とす
    る方法。
  23. 【請求項２３】 請求項１４記載の方法において、 完全反転導電特性を得るのに十分に狭い横方向の幅を有
    する各チャネル・セグメントを確立するのに十分な程に
    各ピラーを酸化するステップを更に含むことを特徴とす
    る方法。
  24. 【請求項２４】 請求項１３記載の方法において、 前記チャネル・セグメントと前記チャネル・セグメント
    の上にほぼ横方向に伸長し前記ゲート・セグメントの上
    端部に接続されたブリッジ構造との間の空間に伸長する
    複数のゲート・セグメントとして、前記ゲート・セグメ
    ントを形成するステップを更に含むことを特徴とする方
    法。
  25. 【請求項２５】 請求項２４記載の方法において、 前記ゲート構造をインサイチュにドープされたポリシリ
    コンから形成するステップを更に含むことを特徴とする
    方法。
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