KR100233286B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100233286B1
KR100233286B1 KR1019960026534A KR19960026534A KR100233286B1 KR 100233286 B1 KR100233286 B1 KR 100233286B1 KR 1019960026534 A KR1019960026534 A KR 1019960026534A KR 19960026534 A KR19960026534 A KR 19960026534A KR 100233286 B1 KR100233286 B1 KR 100233286B1
Authority
KR
South Korea
Prior art keywords
layer
oxide film
silicon layer
well
forming
Prior art date
Application number
KR1019960026534A
Other languages
English (en)
Other versions
KR980005383A (ko
Inventor
고요환
최진혁
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960026534A priority Critical patent/KR100233286B1/ko
Priority to TW086108500A priority patent/TW457645B/zh
Priority to JP9167683A priority patent/JPH1074954A/ja
Priority to GB9713427A priority patent/GB2314970B/en
Priority to DE19727264A priority patent/DE19727264B4/de
Priority to US08/883,242 priority patent/US5985733A/en
Priority to CN97111873A priority patent/CN1090383C/zh
Publication of KR980005383A publication Critical patent/KR980005383A/ko
Application granted granted Critical
Publication of KR100233286B1 publication Critical patent/KR100233286B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M50/00—Constructional details or processes of manufacture of the non-active parts of electrochemical cells other than fuel cells, e.g. hybrid cells
    • H01M50/10—Primary casings; Jackets or wrappings
    • H01M50/116—Primary casings; Jackets or wrappings characterised by the material
    • H01M50/124—Primary casings; Jackets or wrappings characterised by the material having a layered structure
    • H01M50/1243—Primary casings; Jackets or wrappings characterised by the material having a layered structure characterised by the internal coating on the casing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M6/00—Primary cells; Manufacture thereof
    • H01M6/04—Cells with aqueous electrolyte
    • H01M6/06—Dry cells, i.e. cells wherein the electrolyte is rendered non-fluid
    • H01M6/08—Dry cells, i.e. cells wherein the electrolyte is rendered non-fluid with cup-shaped electrodes
    • H01M6/085—Dry cells, i.e. cells wherein the electrolyte is rendered non-fluid with cup-shaped electrodes of the reversed type, i.e. anode in the centre
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M2300/00—Electrolytes
    • H01M2300/0002—Aqueous electrolytes
    • H01M2300/0014—Alkaline electrolytes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M6/00—Primary cells; Manufacture thereof
    • H01M6/04—Cells with aqueous electrolyte
    • H01M6/06—Dry cells, i.e. cells wherein the electrolyte is rendered non-fluid

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 매몰 산화층과 비도핑 단결정 실리콘 층이 형성되는 SOI 트랜지스터 제조 방법에 있어서, 전체 구조 상에 식각 방지막을 형성하는 단계; 상기 식각 방지막 상에 소자 분리 마스크를 형성하고 단결정 실리콘 층을 식각하여 노출하는 단계; 반도체 장치의 소정 영역에 매몰 산화층과 비도핑 단결정 실리콘 층을 상기 활성화 영역 위면에 형성하는 단계; 전체 구조 상에 패드 산화막 및 질화막 형성하며 필드 산화막이 형성될 부분의 질화막을 선택 식각하여 제거하는 단계를 특징으로 하는 SOI 트랜지스터에 관한 것을 N-웰과 P-웰 사이에 전기적인 통로가 형성되는 것을 완전히 차단하여 래치업에 의한 누설 전류를 완벽하게 방지한다.

Description

반도체 장치 및 그 제조방법
제1도는 SOI 기판에 형성된 인접한 P-웰과 N-웰을 갖는 반도체 장치의 단면도.
제2(a)도 내지 제2(c)도는 SOI 기판에 형성된 인접한 P-웰과 N-웰을 갖는 반도체 장치의 본 발명의 일실시예에 따른 소자 분리막 형성 공정 단면도.
제3(a)도 내지 제3(c)도는 SOI 기판에 형성된 인접한 P-웰과 N-웰을 갖는 반도체 장치의 본 발명의 다른 실시예에 따른 소자 분리막 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 장치 21 : 매몰 산화층
22 : 단결정 실리콘층 23 : 패드 산화막
24 : 질화막 25 : 포토레지스트
26 : 필드 산화막 27 : 도핑 영역
본 발명은 SOI(Silicon On Insulator) 기판 상에 씨모스(CMOS) 트랜지스터와 같이 두 개의 인접한 웰을 갖는 반도체 장치에 관한 것으로, 특히 래치업(Latch-up)문제를 제거하기 위하여 완전히 절연된 다수의 웰을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 고속 메모리 장치를 제조하기 위하여 SOI 기판을 사용한다. SOI 기판은 실리콘 기판의 일정 깊이에 전체적으로 형성된 매몰 산화막과 매몰 산화막 상에 형성된 단결정 실리콘층이 실리콘 온 인슐레이터(Silicon on insulator: 이하 SOI라 함) 구조를 이룬 것으로 메모리 소자를 구현할 시 매몰 산화막 층에 의하여 기생 용량(Parasitic capacitance)이 감소되어 메모리 소자를 비롯한 모든 반도체 장치의 동작 속도가 증가됨을 보였다.
그러나, SOI 기판 상에 형성된 트랜지스터는 실리콘 기판의 소정 영역에 매몰 산화막이 형성되어 있는 구조로서 통상적인 모스트랜지스터의 전극 단자인 벌크단자(접지 단자)를 가지고 있지 않아 기생 바이폴라 효과가 유발되며 항복 전압의 저하 및 핫 전자(Hot electron)에 의한 소자 특성의 열화(Degradation)가 나타나 신뢰성이 저하된다.
전술한 문제점을 해결하기 위한 종래 기술을 제1도에 도시하였다. 도면에 도시한 바와 같이, 매몰 산화막(11) 및 단결정 실리콘막(12)을 실리콘 기판(10)의 소정 영역에 차례로 형성하고, 웰을 형성하기 위하여 단결정 실리콘막(12)에 불순물을 주입한다. 다음으로, 열산화 공정으로 소자 분리를 위한 필드 산화막(13)을 형성한 후, 필드 산화막 아래의 상기 단결정 실리콘막(12)을 통한 누설 전류를 방지하기 위하여 도핑 영역(14)을 상기 단결정 실리콘막(12)에 형성한다. 이어서, 상기 활성화 영역 상에 게이트 산화막(15) 및 게이트 전극용 폴리 실리콘막(16)을 형성하고 소정 크기로 패턴닝하여 게이트 전극을 형성한 다음, 저농도 불순물을 이온 주입하여 소오스/드레인 영역(도시하지 않음)을 형성하고 기판 전체 구조상에 산화막을 증착한 후, 전면 식각하여 게이트 전극 측벽에 측벽 산화막(17)을 형성한다.
이때, 일반적으로 도핑된 단결정 실리콘층에 열공정에 의한 필드 산화막을 형성할 시, 매몰 산화막과 상기 필드 산화막이 소정 크기로 맞닿지 않도록 상기 필드 산화막과 매몰 산화막 사이에 100Å 내지 1000Å의 두께로 도핑된 실리콘막을 형성함으로써 상기 실리콘막을 통하여 웰 전극의 전압이 게이트 하부 영역에 작용하여 게이트 하부 영역 전압의 상승을 억제함으로써 SOI 트랜지스터의 신뢰성을 개선하였다.
그러나, 상기와 같은 방법은 소자간을 분리하기 위한 상기 필드 산화막이 완전하게 웰 간을 분리하지 못하여 N 웰과 P 웰 간에 기생 바이폴라 효과에 의해 상당히 높은 누설 전류가 발생하는 래치업(Latch-up) 현상을 효과적으로 차단하지 못하는 단점이 있다.
따라서, 상기한 문제점을 해결하기 위하여 안출된 본 발명은 SOI 기판 상에 형성된 웰 전극의 전압이 게이트 하부 영역에 작용하여 게이트 하부 영역 전압의 상승을 억제할 수 있으며, 이웃하는 웰을 완전하게 분리하여 N 웰과 P 웰 간에 기생 바이폴라 효과에 의해 상당히 높은 누설 전류가 발생하는 래치업(Latch-up) 현상을 효과적으로 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 장치; 상기 반도체 기판 상에 형성된 절연막; 상기 절연막 상에 형성되어 N 웰 및 P 웰 영역을 갖는 반도체 층; 상기 N 웰 및 P 웰 영역 사이에 형성되며, 그 상부의 폭이 하부의 폭보다 넓게 형성되고 그 바닥이 상기 절연막과 접하는 T자형 소자 분리막; 상기 T자형 소자 분리막의 상부와 하부 사이의 상기 반도체 층에 형성되어 상기 P 웰 및 상기 N 웰과 각각 접하는 불순물 주입층을 포함하는 반도체 장치를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 장치; 상기 반도체 기판 상에 형성된 절연막; 상기 절연막 상에 형성되어 N 웰 및 P 웰 영역을 갖는 반도체 층; 상기 N 웰 및 P 웰 영역 사이에 형성되며, 그 상부의 폭이 하부의 폭보다 넓게 형성되고 그 바닥이 상기 절연막과 접하는 T자형 소자 분리막; 및 상기 T자형 소자 분리막의 상부와 하부 사이의 상기 반도체 층 내에 형성되어 상기 P 웰 및 상기 N 웰과 각각 접하는 불순물 주입층; 및 상기 T자형 소자 분리막의 하부와 상기 불순물 주입층 사이에 형성된 산화막을 포함하는 반도체 장치를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 다수의 웰을 갖는 반도체 장치의 제조방법에 있어서, 실리콘 기판 상에 매몰 산화막 및 실리콘 층을 차례로 적층하는 제1단계; 상기 실리콘 층에 다수의 웰을 형성하는 제2단계; 상기 실리콘 층 상에 질화막을 형성하는 제3단계; 상기 웰 경계면 상의 상기 질화막을 선택적으로 식각하여 제1개구를 형성하는 제4단계; 상기 제1개구의 일부분을 노출시키는 포토레지스트 패턴을 형성하는 제5단계; 상기 포토레지스트 패턴을 식각 방지막으로 상기 실리콘 층을 식각해서, 상기 매몰 산화막을 노출시키며 상기 제1개구보다 폭이 작은 제2개구를 형성하는 제6단계; 상기 포토레지스트 패턴을 제거하는 제7단계; 및 상기 제1개구 및 제2개구에, 그 바닥면이 상기 매몰 산화막과 접하는 소자 분리막을 형성하는 제8단계를 포함하는 반도체 장치 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 다수의 웰을 갖는 반도체 장치의 제조 방법에 있어서, 실리콘 기판 상에 매몰 산화막 및 실리콘 층을 차례로 적층하는 제1단계; 상기 실리콘 층에 다수의 웰을 형성하는 제2단계; 상기 실리콘층 상에 질화막을 형성하는 제3단계; 상기 웰 경계면 상의 상기 질화막을 선택적으로 식각하여 제1개구를 형성하는 제4단계; 상기 제1개구 하부의 상기 실리콘 층을 산화시켜 소자 분리막을 형성하는 제5단계; 상기 소자 분리막 및 상기 소자 분리막 하부의 상기 실리콘 층을 식각하여, 그 측면에 상기 반도체 층을 노출시키고 그 바닥에 상기 매몰 산화막을 노출시키는 제2개구를 형성하는 제6단계; 및 상기 제2개구 내에 절연막을 형성하는 제7단계를 포함하는 반도체 장치 제조 방법을 제공한다.
이하, 첨부된 제2(a)도 내지 제2(c)도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼저, 제2(a)도에 도시한 바와 같이 실리콘 기판(20)의 소정 영역에 매몰 산화층(21)과 비도핑 단결정 실리콘층(22)을 임의적인 방법으로 형성하고, 상기 단결정 실리콘층(22)에 불순물에 도핑하여 N-웰과 P-웰을 형성하고, 전체 구조상에 패드 산화막(23) 및 질화막(24)을 형성한 후, 필드 산화막이 형성될 부분의 질화막(24)을 선택 식각하여 제거한다.
이어서, 제2(b)도에 도시한 바와 같이, 상기 N-웰 및 P-웰의 접합 영역 경계면 상의 패드 산화막(23)의 소정 부위가 노출되도록 포토레지스트(25) 패턴을 형성하고, 상기 포토레지스트(25) 패턴을 식각 방지막으로 하여 단결정 실리콘 층(22)을 선택 식각하여 매몰 산화층(21)을 노출시킨다.
마지막으로, 제2(c)도에 도시한 바와 같이 상기 포토레지스트 패턴(25)을 제거한 후, 로코스(local oxidation of silicon, LOCOS) 공정과 같은 열산화 공정으로 필드 산화막(26)을 형성한다. 이때, 상기 단결정 실리콘 층 식각 과정에서 발생한 실리콘의 손상(damage)이 필드 산화막 형성하기 위한 열산화 공정에서 보상된다. 이어서, 고에너지로 필드 산화막(26) 상에 불순물을 이온 주입하여 필드 산화막 아래의 단결정 실리콘 층을 통한 누설 전류를 방지하기 위한 도핑 영역(27)을 형성한다.
따라서, 상기와 같이 필드 산화막(26)이 매몰 산화층(22)과 접하도록 형성되어 이웃하는 웰 간을 완전하게 분리시킴으로써 웰 간의 기생 바이폴라 현상을 제거하여 소자간의 불완전한 전기적 격리로 인한 래치업을 방지할 수가 있다.
첨부된 제3(a)도 내지 제3(c)도를 참조하여 본 발명의 다른 실시예를 상세히 설명한다.
먼저, 제3(a)도에 도시한 바와 같이 실리콘 기판의 소정 영역에 매몰 산화막(31)과 비도핑 단결정 실리콘 층(32)을 실리콘 기판(30)의 소정 영역 상에 형성하고, 상기 단결정 실리콘 층(32)에 불순물에 도핑하여 N-웰과 P-웰을 형성하고, 전체 구조상에 패드 산화막(32) 및 질화막(33)을 차례로 형성한 다음, 웰의 경계 영역 상의 질화막(34)을 선택 식각한다.
이어서, 제3(b)도에 도시한 바와 같이 열산화 공정을 통하여 필드 산화막(35)을 형성하고, 상기 필드 산화막(35) 아래에 단결정 실리콘 층(32)을 통한 누설 전류를 방지하기 위하여 도핑 영역(36)을 형성한 후, 상기 필드 산화막(35) 및 도핑 영역(36)을 이루는 단결정 실리콘 층(32)을 선택적으로 식각하여 매몰 산화막(31)을 노출시킨다.
다음으로, 제3(c)도에 도시한 바와 같이 상기 도핑 영역(36)을 이루는 상기 단결정 실리콘 층(32)의 식각 과정에서 발생한 손상 영역을 보상해 주기 위해 산화막(37)을 형성하고 필드 산화막이 식각되어 제거된 영역 내에 실리콘 산화막 또는 질화막(38)을 충전하여 웰 사이에 전기적인 통로가 형성되는 것을 완전히 차단하여 래치업 발생을 방지한다.
전술한 바와 같이 이루어지는 본 발명은 소자 분리막이 절연막(매몰 산화층)과 접하도록 하여 SOI 기판 상에 형성되는 웰 간을 완전하게 분리하여 기생 바이폴라 현상을 제거하여 소자간의 불완전한 전기적 격리로 인한 래치업을 방지하고, 소자 분리막 하부에 불순물 주입영역을 형성하여 웰과 접하도록 함으로써 게이트 하부 웰 영역의 전압 상승을 억제하는 효과를 갖는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (19)

  1. 반도체 장치에 있어서, 반도체 기판; 상기 반도체 장치 상에 형성된 절연막; 상기 절연막 상에 형성되어 N 웰 및 P 웰 영역을 갖는 반도체 층; 상기 N 웰 및 P 웰 영역 사이에 형성되며, 그 상부의 폭이 하부의 폭보다 넓게 형성되고 그 바닥이 상기 절연막과 접하는 T자형 소자 분리막; 및 상기 T자형 소자 분리막의 상부와 하부 사이의 상기 반도체 층에 형성되어 상기 P 웰 및 상기 N 웰과 각각 접하는 불순물 주입층을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 층은 단결정 실리콘층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 반도체 기판; 상기 반도체 기판 상에 형성된 절연막; 상기 절연막 상에 형성되어 N 웰 및 P 웰 영역을 갖는 반도체 층; 상기 N 웰 및 P 웰 영역 사이에 형성되며, 그 상부의 폭이 하부의 폭보다 넓게 형성되고 그 바닥이 상기 절연막과 접하는 T자형 소자 분리막; 상기 T자형 소자 분리막의 상부와 하부 사이의 상기 반도체 층내에 형성되어 상기 P 웰 및 상기 N 웰과 각각 접하는 불순물 주입층; 및 상기 T자형 소자 분리막의 하부와 상기 불순물 주입층 사이에 형성된 산화막을 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1소자 분리막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제2소자 분리막은 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 층은 단결정 실리콘층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 다수의 웰을 갖는 반도체 장치의 제조방법에 있어서, 실리콘 기판 상에 매몰 산화막 및 실리콘 층을 차례로 적층하는 제1단계; 상기 실리콘 층에 다수의 웰을 형성하는 제2단계; 상기 실리콘 층 상에 질화막을 형성하는 제3단계; 상기 웰 경계면 상의 상기 질화막을 선택적으로 식각하여 제1개구를 형성하는 제4단계; 상기 제1개구의 일부분을 노출시키는 포토레지스트 패턴을 형성하는 제5단계; 상기 포토레지스트 패턴을 식각 방지막으로 상기 실리콘층을 식각해서, 상기 매몰 산화막을 노출시키며 상기 제1개구보다 폭이 작은 제2개구를 형성하는 제6단계; 상기 포토레지스트 패턴을 제거하는 제7단계; 및 상기 제1개구 및 제2개구에, 그 바닥면이 상기 매몰 산화막과 접하는 소자 분리막을 형성하는 제8단계를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 소자 분리막을 형성하는 단계 후, 상기 소자 분리막과 상기 매몰 산화막 사이의 상기 실리콘 층 내에, 상기 웰과 접하는 불순물 주입 영역을 형성하는 제9단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제8항에 있어서, 상기 실리콘층을 단결정 실리콘층으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제9항에 있어서, 상기 제9단계는, 이온주입을 실시하여, 상기 소자 분리막과 상기 매몰 산화막 사이의 상기 실리콘 층 내에 상기 불순물 주입 영역을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제8항에 있어서, 상기 제3단계에서, 상기 실리콘 층 상에 패드 산화막 및 질화막을 적층하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 다수의 웰을 갖는 반도체 장치의 제조 방법에 있어서, 실리콘 기판 상에 매몰 산화막 및 실리콘 층을 차례로 적층하는 제1단계; 상기 실리콘 층에 다수의 웰을 형성하는 제2단계; 상기 실리콘 층 상에 질화막을 형성하는 제3단계; 상기 웰의 0경계면 상의 상기 질화막을 선택적으로 식각하여 제1개구를 형성하는 제4단계; 상기 제1개구의 하부의 상기 실리콘 층을 산화시켜 소자 분리막을 형성하는 제5단계; 상기 소자 분리막 및 상기 소자 분리막 하부의 상기 실리콘 층을 식각하여, 그 측면에 상기 반도체 층을 노출시키고 그 바닥에 상기 매몰 산화막을 노출시키는 제2개구를 형성하는 제6단계; 및 상기 제2개구 내에 절연막을 형성하는 제7단계를 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 제7단계는, 상기 제2개구 측면에 노출된 상기 실리콘층 표면에 산화막을 형성하는 단계; 및 상기 제2개구를 채우는 상기 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제13항에 있어서, 상기 제2개구 내에 형성되는 절연막을 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제13항에 있어서, 상기 실리콘 층을 단결정 실리콘 층으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제13항에 있어서, 상기 제3단계에서, 상기 실리콘 층 상에 패드 산화막 및 질화막을 적층하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제13항에 있어서, 상기 제7단계 후, 상기 소자 분리막과 상기 매몰 산화막 사이의 상기 실리콘 층에 상기 웰과 접하는 불순물 주입 영역을 형성하는 제8단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 제8단계에서, 이온 주입을 실시하여, 상기 소자 분리막과 상기 매몰 산화막 사이의 상기 실리콘 층 내에 상기 불순물 주입 영역을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019960026534A 1996-06-29 1996-06-29 반도체 장치 및 그 제조방법 KR100233286B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019960026534A KR100233286B1 (ko) 1996-06-29 1996-06-29 반도체 장치 및 그 제조방법
TW086108500A TW457645B (en) 1996-06-29 1997-06-18 A semiconductor device and method for fabricating the same
JP9167683A JPH1074954A (ja) 1996-06-29 1997-06-24 半導体装置とその製造方法
GB9713427A GB2314970B (en) 1996-06-29 1997-06-25 Semiconductor device having a t-shaped field oxide layer and a method for fabricating the same
DE19727264A DE19727264B4 (de) 1996-06-29 1997-06-26 Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung
US08/883,242 US5985733A (en) 1996-06-29 1997-06-26 Semiconductor device having a T-shaped field oxide layer and a method for fabricating the same
CN97111873A CN1090383C (zh) 1996-06-29 1997-06-27 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960026534A KR100233286B1 (ko) 1996-06-29 1996-06-29 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR980005383A KR980005383A (ko) 1998-03-30
KR100233286B1 true KR100233286B1 (ko) 1999-12-01

Family

ID=19465198

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960026534A KR100233286B1 (ko) 1996-06-29 1996-06-29 반도체 장치 및 그 제조방법

Country Status (7)

Country Link
US (1) US5985733A (ko)
JP (1) JPH1074954A (ko)
KR (1) KR100233286B1 (ko)
CN (1) CN1090383C (ko)
DE (1) DE19727264B4 (ko)
GB (1) GB2314970B (ko)
TW (1) TW457645B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953979B1 (en) 1998-12-24 2005-10-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method of manufacturing same and method of designing same
KR100734704B1 (ko) * 2001-02-07 2007-07-02 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012865A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6358820B1 (en) * 2000-04-17 2002-03-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
KR100390903B1 (ko) * 2000-12-29 2003-07-12 주식회사 하이닉스반도체 반도체 장치의 에스램 셀 제조방법
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6900501B2 (en) * 2001-11-02 2005-05-31 Cree Microwave, Inc. Silicon on insulator device with improved heat removal
JP3595818B2 (ja) * 2002-10-11 2004-12-02 沖電気工業株式会社 Ｓｏｉ−ｍｏｓｆｅｔ装置
CN1299337C (zh) * 2003-04-29 2007-02-07 旺宏电子股份有限公司 用于非易失性存储器的氧－氮－氧介电层制造方法
US7666735B1 (en) 2005-02-10 2010-02-23 Advanced Micro Devices, Inc. Method for forming semiconductor devices with active silicon height variation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159820A (ja) * 1984-08-31 1986-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH07122627A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903108A (en) * 1988-06-21 1990-02-20 Harris Corporation Radiation hardened complementary transistor integrated circuits
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
US5137837A (en) * 1990-08-20 1992-08-11 Hughes Aircraft Company Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate
JPH04263467A (ja) * 1991-02-19 1992-09-18 Fujitsu Ltd 半導体装置
US5344785A (en) * 1992-03-13 1994-09-06 United Technologies Corporation Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate
JP3033412B2 (ja) * 1993-11-26 2000-04-17 株式会社デンソー 半導体装置の製造方法
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung
JP3249892B2 (ja) * 1994-11-28 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置の製造方法
US5807771A (en) * 1996-06-04 1998-09-15 Raytheon Company Radiation-hard, low power, sub-micron CMOS on a SOI substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159820A (ja) * 1984-08-31 1986-03-27 Fujitsu Ltd 半導体装置の製造方法
JPH07122627A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953979B1 (en) 1998-12-24 2005-10-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method of manufacturing same and method of designing same
US7303950B2 (en) 1998-12-24 2007-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method of manufacturing same and method of designing same
US7741679B2 (en) 1998-12-24 2010-06-22 Renesas Technology Corp. Semiconductor device, method of manufacturing same and method of designing same
KR100734704B1 (ko) * 2001-02-07 2007-07-02 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법

Also Published As

Publication number Publication date
GB9713427D0 (en) 1997-08-27
GB2314970A (en) 1998-01-14
CN1171629A (zh) 1998-01-28
CN1090383C (zh) 2002-09-04
GB2314970B (en) 2001-03-28
JPH1074954A (ja) 1998-03-17
US5985733A (en) 1999-11-16
DE19727264A1 (de) 1998-01-02
DE19727264B4 (de) 2005-12-08
TW457645B (en) 2001-10-01
KR980005383A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
US5801080A (en) Method of manufacturing semiconductor substrate having total and partial dielectric isolation
US6642125B2 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
KR0176202B1 (ko) 에스.오.아이형 트랜지스터 및 그 제조방법
JP3888658B2 (ja) Ｓｏｉ構造を有する半導体素子及びその製造方法
KR19980084215A (ko) 반도체 소자의 트랜지스터 제조 방법
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
JPH0586863B2 (ko)
JP2004072063A (ja) 半導体装置及びその製造方法
KR100331844B1 (ko) 씨모스소자
KR100457222B1 (ko) 고전압 소자의 제조방법
KR100263475B1 (ko) 반도체 소자의 구조 및 제조 방법
KR100261165B1 (ko) 반도체소자 및 그의 제조방법
KR100434712B1 (ko) Soi모스트랜지스터제조방법.
KR20000003571A (ko) 반도체소자의 소자분리절연막 형성방법
KR100305641B1 (ko) 에스오아이기판에형성되는반도체소자및그제조방법
KR20010003206A (ko) 에스오아이 소자의 제조방법
KR20000043549A (ko) 에스오아이 반도체 소자 및 그 제조방법
KR930008525B1 (ko) 비대칭 디스포저블 측벽을 사용한 커패시터 셀 제조방법
KR0135718B1 (ko) 반도체 소자의 제조방법
KR100226256B1 (ko) 반도체 디바이스의 소자 분리 방법
KR100214491B1 (ko) 반도체소자 및 그 제조방법
JP2002110691A (ja) 半導体装置及びその製造方法
KR20000004535A (ko) 반도체소자의 소자분리절연막 형성방법
JPH0653420A (ja) ＢｉＣＭＯＳトランジスタ及びその製造方法
KR20030055997A (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee