JPH04263467A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04263467A JPH04263467A JP3024308A JP2430891A JPH04263467A JP H04263467 A JPH04263467 A JP H04263467A JP 3024308 A JP3024308 A JP 3024308A JP 2430891 A JP2430891 A JP 2430891A JP H04263467 A JPH04263467 A JP H04263467A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＣＭ
ＯＳ（ＣｏｍｐｌｅｍｅｎｔａｌｌｙＭｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半
導体装置に関する。
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＣＭ
ＯＳ（ＣｏｍｐｌｅｍｅｎｔａｌｌｙＭｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半
導体装置に関する。
【０００２】近年， デバイスの高精度化， 高品質化
に伴い， ＳＯＩ 基板を用いるデバイスに対するニー
ズが急速に増してきている。例えば， ＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
） 等に対してはアルファ線によるソフトエラー対策に
行き詰まりつつあり， Ａ／Ｄ （Ａｎａｌｏｇ Ｄｉ
ｇｉｔａｌ）コンバータにおいてはデジタルノイズのア
ナログ部への進入防止が重要課題になりつつある状態で
，共にＳＯＩ デバイスの実用化が切望されている。
に伴い， ＳＯＩ 基板を用いるデバイスに対するニー
ズが急速に増してきている。例えば， ＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
） 等に対してはアルファ線によるソフトエラー対策に
行き詰まりつつあり， Ａ／Ｄ （Ａｎａｌｏｇ Ｄｉ
ｇｉｔａｌ）コンバータにおいてはデジタルノイズのア
ナログ部への進入防止が重要課題になりつつある状態で
，共にＳＯＩ デバイスの実用化が切望されている。
【０００３】
【従来の技術】従来， ＳＯＩ 基板を用いたＣＭＯＳ
構造においては， ウェルの厚さ（ 深さ） を素子基
板（ＳＯＩ基板において， 支持基板上の基板間絶縁膜
上に設けられ， そこに素子が形成される半導体層）
の厚さよりも厚めに設定した通常基板のプロセスを用い
てきた。その理由は， ＳＯＩ基板プロセス導入の前提
として， 『従来のプロセスに変更を加えることなく，
基板を変えるだけで， 耐ラッチアップ性，耐放射線性
向上を見込む』という意図があるからである。
構造においては， ウェルの厚さ（ 深さ） を素子基
板（ＳＯＩ基板において， 支持基板上の基板間絶縁膜
上に設けられ， そこに素子が形成される半導体層）
の厚さよりも厚めに設定した通常基板のプロセスを用い
てきた。その理由は， ＳＯＩ基板プロセス導入の前提
として， 『従来のプロセスに変更を加えることなく，
基板を変えるだけで， 耐ラッチアップ性，耐放射線性
向上を見込む』という意図があるからである。
【０００４】ウェルの深さは従来， 素子基板の厚さを
全く考慮にいれることなく決められてきた。 素子基
板の厚さの設定に関しては， １） 薄すぎる（ 例えば０．３ μｍ ） とＭＯ
ＳＦＥＴのドレイン電流− 電圧特性にキンクが生じた
り， ソース・ドレイン耐圧が劣化したり， 寄生抵抗
が高くなるなど，従来のプロセスではＭＯＳＦＥＴの特
性変動が免れない。 そこで 素子基板の厚さの下限と
しては余裕をみて１ μｍ が目安とされている。 ２） 厚すぎる（ 例えば１０μｍ ） と 素子分
離用トレンチ形成が困難になる， 工数がかかりすぎる
等の問題がある。
全く考慮にいれることなく決められてきた。 素子基
板の厚さの設定に関しては， １） 薄すぎる（ 例えば０．３ μｍ ） とＭＯ
ＳＦＥＴのドレイン電流− 電圧特性にキンクが生じた
り， ソース・ドレイン耐圧が劣化したり， 寄生抵抗
が高くなるなど，従来のプロセスではＭＯＳＦＥＴの特
性変動が免れない。 そこで 素子基板の厚さの下限と
しては余裕をみて１ μｍ が目安とされている。 ２） 厚すぎる（ 例えば１０μｍ ） と 素子分
離用トレンチ形成が困難になる， 工数がかかりすぎる
等の問題がある。
【０００５】又， 耐放射線性を高めるという観点から
は， 素子基板の厚さは薄ければ薄い方が望ましい。以
上の２ 点を考慮して，素子基板の厚さは例えば３ μ
ｍ に設定されてきた。
は， 素子基板の厚さは薄ければ薄い方が望ましい。以
上の２ 点を考慮して，素子基板の厚さは例えば３ μ
ｍ に設定されてきた。
【０００６】一方， 従来のウェルの深さは一般に３
μｍ よりも大きい。ここで， ウェルの深さは図１０
（ａ）， １０（ｂ）に示されるように定義されている
。即ち， 基板と同導電型の場合は， 表面より， 基
板濃度と不純物濃度が等しくなる位置までの距離で，
基板と反対の導電型の場合は， ｐ， ｎ不純物が補償
し合った結果，その差が激減する位置までの距離を意味
する。目安としては， 基板濃度にもよるが， ２ｘ１
０１５ ｃｍ −３まで不純物濃度が低下する深さをも
ってウェルの深さとして定義してもよい。
μｍ よりも大きい。ここで， ウェルの深さは図１０
（ａ）， １０（ｂ）に示されるように定義されている
。即ち， 基板と同導電型の場合は， 表面より， 基
板濃度と不純物濃度が等しくなる位置までの距離で，
基板と反対の導電型の場合は， ｐ， ｎ不純物が補償
し合った結果，その差が激減する位置までの距離を意味
する。目安としては， 基板濃度にもよるが， ２ｘ１
０１５ ｃｍ −３まで不純物濃度が低下する深さをも
ってウェルの深さとして定義してもよい。
【０００７】上記のように， ＳＯＩ 構造の従来のＣ
ＭＯＳにおいて， ウェルの深さを素子基板の厚さより
も厚めに設定した通常基板におけるプロセスがそのまま
用いられてきた。
ＭＯＳにおいて， ウェルの深さを素子基板の厚さより
も厚めに設定した通常基板におけるプロセスがそのまま
用いられてきた。
【０００８】
【発明が解決しようとする課題】ウェルの深さが素子基
板の厚さよりも深く設定された， 通常基板におけるプ
ロセスをそのままＳＯＩ 基板に適用した場合， ＳＯ
Ｉ基板では基板間絶縁膜が存在するために，通常のプロ
セスにおける熱処理過程によって素子基板内での不純物
の再分布が起こる。図１１には， 素子基板の厚さがウ
ェルの厚さより小さい場合におけるウェル内の不純物濃
度プロファイルが模式的に示されている。通常基板のプ
ロファイル（点線 ）に較べて， 素子基板内のプロフ
ァイル（ 実線 ）は高濃度側にシフトする。素子基板
内における不純物濃度プロファイルが変化すると， そ
の結果ＭＯＳＦＥＴの閾値電圧が変化するという問題が
生じる。不純物濃度プロファイルの変化は素子基板の厚
さに依存するから， この閾値電圧は素子基板の厚さの
ばらつきに応じたばらつきを示すことになる。
板の厚さよりも深く設定された， 通常基板におけるプ
ロセスをそのままＳＯＩ 基板に適用した場合， ＳＯ
Ｉ基板では基板間絶縁膜が存在するために，通常のプロ
セスにおける熱処理過程によって素子基板内での不純物
の再分布が起こる。図１１には， 素子基板の厚さがウ
ェルの厚さより小さい場合におけるウェル内の不純物濃
度プロファイルが模式的に示されている。通常基板のプ
ロファイル（点線 ）に較べて， 素子基板内のプロフ
ァイル（ 実線 ）は高濃度側にシフトする。素子基板
内における不純物濃度プロファイルが変化すると， そ
の結果ＭＯＳＦＥＴの閾値電圧が変化するという問題が
生じる。不純物濃度プロファイルの変化は素子基板の厚
さに依存するから， この閾値電圧は素子基板の厚さの
ばらつきに応じたばらつきを示すことになる。
【０００９】又， ＳＯＩ 基板上のＣＭＯＳ構造にお
いて， ｎ型ウェルとｐ 型ウェル間の距離が短小化さ
れて生じた両ウェルの重なり領域がＬＯＣＯＳ 分離に
よって分離されているような場合， いわゆるラッチア
ップ現象の起こる可能性がある。この場合，ウェルは基
板間絶縁膜層まで達しているから， 電流パスは両ウェ
ルの重なり領域になるが， 重なり領域は高抵抗である
からラッチアップ現象は生じ易い。ラッチアップ現象が
一旦起きるとアルミニウム等の配線は溶断されてしまう
。
いて， ｎ型ウェルとｐ 型ウェル間の距離が短小化さ
れて生じた両ウェルの重なり領域がＬＯＣＯＳ 分離に
よって分離されているような場合， いわゆるラッチア
ップ現象の起こる可能性がある。この場合，ウェルは基
板間絶縁膜層まで達しているから， 電流パスは両ウェ
ルの重なり領域になるが， 重なり領域は高抵抗である
からラッチアップ現象は生じ易い。ラッチアップ現象が
一旦起きるとアルミニウム等の配線は溶断されてしまう
。
【００１０】そこで， 本発明は通常の製造プロセスを
用いてもＭＯＳＦＥＴの特性の低下をもたらすことがな
く 且つ， 耐ラッチアップ性，耐放射線性に優れた
ＳＯＩ 基板ＣＭＯＳ構造デバイスを提供する事を目的
としている。
用いてもＭＯＳＦＥＴの特性の低下をもたらすことがな
く 且つ， 耐ラッチアップ性，耐放射線性に優れた
ＳＯＩ 基板ＣＭＯＳ構造デバイスを提供する事を目的
としている。
【００１１】
【課題を解決するための手段】上記の課題は， 素子基
板に形成されるウェルに関して， 同じプロセスを通常
基板に適用したときの通常基板におけるウェルの深さよ
りも厚い素子基板を用いることにより解決される。又は
， 素子基板よりもウェルの深さを小さくすることによ
り解決される。
板に形成されるウェルに関して， 同じプロセスを通常
基板に適用したときの通常基板におけるウェルの深さよ
りも厚い素子基板を用いることにより解決される。又は
， 素子基板よりもウェルの深さを小さくすることによ
り解決される。
【００１２】図１ は本発明の原理説明図である。１
図（ａ）， （ｂ）は， ウェルが素子基板と逆の導電
型の場合の不純物濃度プロファイルの例を示す。１ 図
（ａ） は， ウェルの深さが素子基板の厚さよりも小
さい場合のウェルにおける不純物濃度プロファイルの例
を示す。１ 図（ｂ） はウェルの深さが素子基板の厚
さと同じになる場合の不純物濃度プロファイルの例を示
す。図中， 素子基板と基板間絶縁膜との界面の位置に
おいて， 不純物濃度の値が２ｘ１０１５ ｃｍ −３
（ｐ型では１０Ωｃｍ， ｎ 型では４Ωｃｍ の例
）となるプロファイルが， 本発明におけるウェルの深
さと素子基板の厚さが等しい場合に相当する。又，１
図（ｃ）， （ｄ）はウェルが素子基板と同じ逆導電型
の場合の不純物濃度プロファイルの例を示す。１図（ｃ
） に示されるように，不純物濃度プロファイルに平坦
部が見られる場合が， 素子基板の厚さがウェルの深さ
よりも大きい場合である。１図（ｄ） に示されるよう
に素子基板と基板間絶縁膜との界面の位置において，
不純物濃度の値が ２ｘ１０１５ ｃｍ −３ と
なるプロファイルが， 本発明におけるウェルの深さと
素子基板の厚さが等しい場合に相当する。
図（ａ）， （ｂ）は， ウェルが素子基板と逆の導電
型の場合の不純物濃度プロファイルの例を示す。１ 図
（ａ） は， ウェルの深さが素子基板の厚さよりも小
さい場合のウェルにおける不純物濃度プロファイルの例
を示す。１ 図（ｂ） はウェルの深さが素子基板の厚
さと同じになる場合の不純物濃度プロファイルの例を示
す。図中， 素子基板と基板間絶縁膜との界面の位置に
おいて， 不純物濃度の値が２ｘ１０１５ ｃｍ −３
（ｐ型では１０Ωｃｍ， ｎ 型では４Ωｃｍ の例
）となるプロファイルが， 本発明におけるウェルの深
さと素子基板の厚さが等しい場合に相当する。又，１
図（ｃ）， （ｄ）はウェルが素子基板と同じ逆導電型
の場合の不純物濃度プロファイルの例を示す。１図（ｃ
） に示されるように，不純物濃度プロファイルに平坦
部が見られる場合が， 素子基板の厚さがウェルの深さ
よりも大きい場合である。１図（ｄ） に示されるよう
に素子基板と基板間絶縁膜との界面の位置において，
不純物濃度の値が ２ｘ１０１５ ｃｍ −３ と
なるプロファイルが， 本発明におけるウェルの深さと
素子基板の厚さが等しい場合に相当する。
【００１３】
【作用】素子基板の厚さがウェルの厚さよりも大きい場
合には， ウェル不純物のウェル拡散及びその後の熱処
理工程において， 基板間絶縁膜層と素子基板における
偏析係数及び拡散係数の相違に基づく不純物の再分布が
生じることはない。従って， 通常のプロセスと同一の
プロセスによって， 同じ特性を示すＭＯＳＦＥＴを製
作することができる。
合には， ウェル不純物のウェル拡散及びその後の熱処
理工程において， 基板間絶縁膜層と素子基板における
偏析係数及び拡散係数の相違に基づく不純物の再分布が
生じることはない。従って， 通常のプロセスと同一の
プロセスによって， 同じ特性を示すＭＯＳＦＥＴを製
作することができる。
【００１４】又，このような構造においては， ウェル
と基板間絶縁膜層の間に， 両ウェルの重なり領域より
も抵抗の低い素子基板領域が介在するためラッチアップ
現象は起こり難くなる。
と基板間絶縁膜層の間に， 両ウェルの重なり領域より
も抵抗の低い素子基板領域が介在するためラッチアップ
現象は起こり難くなる。
【００１５】素子基板の厚さがウェルの厚さよりも大き
い場合として， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９
９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｄｅｖｉｃｅｓ ＆ ＩＣｓ． Ｔｏｋｙｏ，” ＮＥ
Ｗ ５００Ｖ ＯＵＴＰＵＴ ＤＥＶＩＣＥ ＳＴＲＵ
ＣＴＵＲＥＳ ＦＯＲ ＴＨＩＮ ＳＩＬＩＣＯＮＬＡ
ＹＥＲ ＯＮ ＳＩＬＩＣＯＮ ＤＩＯＸＩＤＥ ＦＩ
ＬＭ ” ： Ａ．Ｎａｋａｇａｗａ， Ｎ．Ｙａｓｕ
ｈａｒａ ａｎｄ Ｙ．Ｂａｂａ ；ｐｐ．９７−１０
１， １９９０ に記載されている素子がある。この素
子は， １００Ｖ以上の高耐圧を必要とする素子を含む
ＩＣであって， 素子基板の厚さが１５μｍ 以上，
ウェルの厚さが４ 乃至１０μｍ である。しかし，
これは単に， 素子基板の深さ方向に空乏層を延ばすこ
とにより耐圧を保つ必要があるためにこのような厚い素
子基板となっている。即ち， 素子基板の厚さがウェル
の厚さよりも大きい理由は， 本発明における理由と全
く異なるものである。
い場合として， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９
９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｄｅｖｉｃｅｓ ＆ ＩＣｓ． Ｔｏｋｙｏ，” ＮＥ
Ｗ ５００Ｖ ＯＵＴＰＵＴ ＤＥＶＩＣＥ ＳＴＲＵ
ＣＴＵＲＥＳ ＦＯＲ ＴＨＩＮ ＳＩＬＩＣＯＮＬＡ
ＹＥＲ ＯＮ ＳＩＬＩＣＯＮ ＤＩＯＸＩＤＥ ＦＩ
ＬＭ ” ： Ａ．Ｎａｋａｇａｗａ， Ｎ．Ｙａｓｕ
ｈａｒａ ａｎｄ Ｙ．Ｂａｂａ ；ｐｐ．９７−１０
１， １９９０ に記載されている素子がある。この素
子は， １００Ｖ以上の高耐圧を必要とする素子を含む
ＩＣであって， 素子基板の厚さが１５μｍ 以上，
ウェルの厚さが４ 乃至１０μｍ である。しかし，
これは単に， 素子基板の深さ方向に空乏層を延ばすこ
とにより耐圧を保つ必要があるためにこのような厚い素
子基板となっている。即ち， 素子基板の厚さがウェル
の厚さよりも大きい理由は， 本発明における理由と全
く異なるものである。
【００１６】
【実施例】本発明による４ つの実施例について， 以
下に図を参照しながら説明する。全図を通じて同一符号
は同一部分を表す。
下に図を参照しながら説明する。全図を通じて同一符号
は同一部分を表す。
【００１７】第１ の実施例
図２ はトレンチ分離型 ＳＯＩ基板ＣＭＯＳ構造デバ
イスの断面模式図を示している。図において， ３０は
シリコン基板， ３１はＳｉＯ２膜， ８ はｎ 型ウ
ェル， ９ はｐ 型ウェル， １１はＳｉＯ２膜３１
にまで達しているトレンチ， １５はゲート酸化膜，
１６はゲート電極のポリシリコン， １９はＰＳＧ（燐
珪酸ガラス），２０はコンタクト窓， ２１はアルミ配
線を表す。
イスの断面模式図を示している。図において， ３０は
シリコン基板， ３１はＳｉＯ２膜， ８ はｎ 型ウ
ェル， ９ はｐ 型ウェル， １１はＳｉＯ２膜３１
にまで達しているトレンチ， １５はゲート酸化膜，
１６はゲート電極のポリシリコン， １９はＰＳＧ（燐
珪酸ガラス），２０はコンタクト窓， ２１はアルミ配
線を表す。
【００１８】本ＣＭＯＳ構造において， ｎ型ウェル８
， ｐ型ウェル９ の厚さは， それぞれ４ μｍ ，
５μｍ で素子基板の厚さは５．５ μｍ である。 図３ は， 図２ に示されたデバイスの製造工程の概
略を説明する図である。用いられる製造方法はすべて従
来のＣＭＯＳ構造デバイスの製造に用いられる方法と同
様の方法である。
， ｐ型ウェル９ の厚さは， それぞれ４ μｍ ，
５μｍ で素子基板の厚さは５．５ μｍ である。 図３ は， 図２ に示されたデバイスの製造工程の概
略を説明する図である。用いられる製造方法はすべて従
来のＣＭＯＳ構造デバイスの製造に用いられる方法と同
様の方法である。
【００１９】図３（ａ）に示されるように， ｐ 型で
素子基板１ を有するＳＯＩ 基板２ を例えばウエフ
ァ貼り合わせ法により作製し， これにｐ， ｎ 両ウ
ェルを形成する。そのために先ず， 厚さ３０ ｎｍ
のＳｉＯ２膜５を熱酸化法によって，厚さ１００ ｎｍ
のＳｉＮ Ｘ 膜６をＣＶＤ 法によつて素子基板１上
に形成する。この後， レジストをマスクとして， 領
域８’へ燐イオンを加速エネルギー１６０ＫｅＶ， ド
ーズ８ｘ１０１２ ｃｍ −２で注入する。同様に 領
域９’へ硼素イオンを加速エネルギー１５０ＫｅＶ，
ドーズ１ｘ１０１３ ｃｍ −２で注入する。
素子基板１ を有するＳＯＩ 基板２ を例えばウエフ
ァ貼り合わせ法により作製し， これにｐ， ｎ 両ウ
ェルを形成する。そのために先ず， 厚さ３０ ｎｍ
のＳｉＯ２膜５を熱酸化法によって，厚さ１００ ｎｍ
のＳｉＮ Ｘ 膜６をＣＶＤ 法によつて素子基板１上
に形成する。この後， レジストをマスクとして， 領
域８’へ燐イオンを加速エネルギー１６０ＫｅＶ， ド
ーズ８ｘ１０１２ ｃｍ −２で注入する。同様に 領
域９’へ硼素イオンを加速エネルギー１５０ＫｅＶ，
ドーズ１ｘ１０１３ ｃｍ −２で注入する。
【００２０】次いでこのＳＯＩ基板を１２００℃で３
時間ウェル拡散熱処理を行なう。この熱処理によりｎウ
ェル８ 及びｐウェル９ が形成される。次に， 図３
（ｂ）に示されるように， ＬＯＣＯＳ 酸化膜１０を
形成し， このＬＯＣＯＳ 酸化膜１０を貫いてトレン
チ１１を形成する。トレンチ側壁に熱酸化法により熱酸
化膜１２を形成して後， 埋め込みポリシリコン１３を
ＣＶＤ 法により形成する。その後， エッチバックし
て表面のポリシリコンをエッチングし， トレンチの中
にのみ選択的にポリシリコン１３を残す。次に， 図３
（ｃ）に示されるように， トレンチ中のポリシリコン
１３を酸化してシリコン酸化膜１４を形成し， ＳｉＮ
Ｘ 膜６ を除去した後， ゲート酸化膜及びゲート
電極のポリシリコンを形成し， ポリシリコンをパター
ニングしてゲート酸化膜１５とゲート電極１６を形成す
る。次に， ソース・ドレインの拡散層を形成するため
に， ｎ ウェル８とｐ ウェル９へそれぞれ硼素と砒
素をイオン注入する。続いて熱処理を行なってソース・
ドレイン領域１８， １７が形成される。続いて， 図
３（ｄ）に示されるように絶縁膜としてＣＶＤ 酸化膜
及びＰＳＧ 膜１９を形成した後， コンタクト窓２０
を開口し， アルミ配線２１を形成する。
時間ウェル拡散熱処理を行なう。この熱処理によりｎウ
ェル８ 及びｐウェル９ が形成される。次に， 図３
（ｂ）に示されるように， ＬＯＣＯＳ 酸化膜１０を
形成し， このＬＯＣＯＳ 酸化膜１０を貫いてトレン
チ１１を形成する。トレンチ側壁に熱酸化法により熱酸
化膜１２を形成して後， 埋め込みポリシリコン１３を
ＣＶＤ 法により形成する。その後， エッチバックし
て表面のポリシリコンをエッチングし， トレンチの中
にのみ選択的にポリシリコン１３を残す。次に， 図３
（ｃ）に示されるように， トレンチ中のポリシリコン
１３を酸化してシリコン酸化膜１４を形成し， ＳｉＮ
Ｘ 膜６ を除去した後， ゲート酸化膜及びゲート
電極のポリシリコンを形成し， ポリシリコンをパター
ニングしてゲート酸化膜１５とゲート電極１６を形成す
る。次に， ソース・ドレインの拡散層を形成するため
に， ｎ ウェル８とｐ ウェル９へそれぞれ硼素と砒
素をイオン注入する。続いて熱処理を行なってソース・
ドレイン領域１８， １７が形成される。続いて， 図
３（ｄ）に示されるように絶縁膜としてＣＶＤ 酸化膜
及びＰＳＧ 膜１９を形成した後， コンタクト窓２０
を開口し， アルミ配線２１を形成する。
【００２１】上記プロセスにおいてウェル拡散熱処理温
度が最高温度で，以降の熱処理はこれよりも低温である
。尚， 本実施例ではｎ型ウェル８， ｐ型ウェル９
の厚さは， それぞれ４ μｍ ，５ μｍで素子基板
の厚さは５．５ μｍ であるが， 素子基板の厚さが
３ μｍ の場合には， 例えば， 燐， 硼素の注入
条件をそれぞれ， １６０ＫｅＶ， ８ｘ１０１２ ｃ
ｍ −２ ， １５０ＫｅＶ， １ｘ１０１３ ｃｍ
−２ とし， ウェル熱処理を１１５０℃， １２０
分とすることにより， ウェルの深さをそれぞれ２ μ
ｍ ， ２．８ μｍ におさえることができる。
度が最高温度で，以降の熱処理はこれよりも低温である
。尚， 本実施例ではｎ型ウェル８， ｐ型ウェル９
の厚さは， それぞれ４ μｍ ，５ μｍで素子基板
の厚さは５．５ μｍ であるが， 素子基板の厚さが
３ μｍ の場合には， 例えば， 燐， 硼素の注入
条件をそれぞれ， １６０ＫｅＶ， ８ｘ１０１２ ｃ
ｍ −２ ， １５０ＫｅＶ， １ｘ１０１３ ｃｍ
−２ とし， ウェル熱処理を１１５０℃， １２０
分とすることにより， ウェルの深さをそれぞれ２ μ
ｍ ， ２．８ μｍ におさえることができる。
【００２２】又， 本実施例では， ツインウェル構造
の場合であるが， シングルウェル構造の場合において
も本発明は適用できる。 第２ の実施例 図４ は本実施例の構造を模式的に示している。
の場合であるが， シングルウェル構造の場合において
も本発明は適用できる。 第２ の実施例 図４ は本実施例の構造を模式的に示している。
【００２３】本図においては， ｎ ウェル８ とｐ
ウェル９ の間がＬＯＣＯＳ 酸化膜によって分離され
たアナログ部Ａと，同じくｎ ウェル８ とｐ ウェル
９ の間がＬＯＣＯＳ酸化膜４０によって分離されたデ
ジタル部Ｄの間が， 基板間絶縁膜であるＳｉＯ２膜に
達するトレンチ１１によって分離された構造が示されて
いる。
ウェル９ の間がＬＯＣＯＳ 酸化膜によって分離され
たアナログ部Ａと，同じくｎ ウェル８ とｐ ウェル
９ の間がＬＯＣＯＳ酸化膜４０によって分離されたデ
ジタル部Ｄの間が， 基板間絶縁膜であるＳｉＯ２膜に
達するトレンチ１１によって分離された構造が示されて
いる。
【００２４】第３ の実施例
図５ はウェル重なり領域のあるＳＯＩ基板ＣＭＯＳ構
造デバイスの断面模式図を示している。図において，
３０はシリコン基板， ３１はＳｉＯ２膜， １はｐ
型シリコン， ８はｎ 型ウェル， ９ はｐ 型ウェ
ル， ８９はｎ 型ウェル８とｐ 型ウェル９ が重な
っている領域である。
造デバイスの断面模式図を示している。図において，
３０はシリコン基板， ３１はＳｉＯ２膜， １はｐ
型シリコン， ８はｎ 型ウェル， ９ はｐ 型ウェ
ル， ８９はｎ 型ウェル８とｐ 型ウェル９ が重な
っている領域である。
【００２５】素子基板１ はｐ 型で厚さは４ μｍ
である。 ｎ 型ウェル８’とｐ 型ウェル９’の間のウェル間隔
は２ μｍ で， ウェル拡散熱処理によりｎ 型ウェ
ル８とｐ 型ウェル９ が形成されると， ウェルの横
方向の広がりが２．５ 乃至３ μｍ であるから，
両ウェルが重なる領域８９が同時に形成される。これら
両ウェル８ ，９ の深さは３．５ μｍ である。
従って厚さ約０．５ μｍ の素子基板１ のｐ 型
シリコン層が， 両ウェル８， ９と基板間絶縁膜であ
るＳｉＯ２膜３１の間に介在している。
である。 ｎ 型ウェル８’とｐ 型ウェル９’の間のウェル間隔
は２ μｍ で， ウェル拡散熱処理によりｎ 型ウェ
ル８とｐ 型ウェル９ が形成されると， ウェルの横
方向の広がりが２．５ 乃至３ μｍ であるから，
両ウェルが重なる領域８９が同時に形成される。これら
両ウェル８ ，９ の深さは３．５ μｍ である。
従って厚さ約０．５ μｍ の素子基板１ のｐ 型
シリコン層が， 両ウェル８， ９と基板間絶縁膜であ
るＳｉＯ２膜３１の間に介在している。
【００２６】図６ は， 図５ に示されたデバイスの
製造工程の概略を説明する図である。図６（ａ）に示さ
れるように素子基板１ の上に厚さ３０ ｎｍ のＳｉ
Ｏ２膜５ と， 厚さ１００ ｎｍのＳｉＮ ｘ 膜６
を形成し， 通常のリソグラフィ工程によりパターニ
ングを行う。この後レジストをマスクとして， ｎ ウ
ェル形成のためのイオン注入層８’へ燐を例えば加速エ
ネルギー１８０ＫｅＶ， ドーズ５ｘ１０１２ ｃｍ
−２で注入し，同様に ｐウェル 形成のためのイオ
ン注入層９’へ硼素を例えば加速エネルギー１５０Ｋｅ
Ｖ， ドーズ ８ ｘ１０１２ｃｍ −２で注入する。 この後， １１５０°Ｃ， ３時間の熱処理を行う
ことにより， 図６（ｂ）に示されるようなｎ ウェル
８ とｐ ウェル９ が形成され， 同時に両ウェルの
重なり領域８９が生じる。 この後， 厚さ６００ ｎｍのＬＯＣＯＳ 酸化膜５２
を， ＳｉＮ ｘ 膜６ をマスクとして形成する。
製造工程の概略を説明する図である。図６（ａ）に示さ
れるように素子基板１ の上に厚さ３０ ｎｍ のＳｉ
Ｏ２膜５ と， 厚さ１００ ｎｍのＳｉＮ ｘ 膜６
を形成し， 通常のリソグラフィ工程によりパターニ
ングを行う。この後レジストをマスクとして， ｎ ウ
ェル形成のためのイオン注入層８’へ燐を例えば加速エ
ネルギー１８０ＫｅＶ， ドーズ５ｘ１０１２ ｃｍ
−２で注入し，同様に ｐウェル 形成のためのイオ
ン注入層９’へ硼素を例えば加速エネルギー１５０Ｋｅ
Ｖ， ドーズ ８ ｘ１０１２ｃｍ −２で注入する。 この後， １１５０°Ｃ， ３時間の熱処理を行う
ことにより， 図６（ｂ）に示されるようなｎ ウェル
８ とｐ ウェル９ が形成され， 同時に両ウェルの
重なり領域８９が生じる。 この後， 厚さ６００ ｎｍのＬＯＣＯＳ 酸化膜５２
を， ＳｉＮ ｘ 膜６ をマスクとして形成する。
【００２７】次に， ＳｉＮ ｘ 膜６ とＳｉＯ２膜
５ を除去し， ゲート酸化膜１５とポリシリコンを形
成し， ポリシリコン膜をパターニングしてゲート電極
１６を形成する。次に， 図６（ｃ）に示されるように
， ソース・ドレインの拡散層を形成するために， ｎ
ウェル８とｐ ウェル９へそれぞれ弗化硼素と砒素を
イオン注入する。続いて熱処理を行なってソース・ドレ
イン領域１８， １７がそれぞれ形成される。続いて，
絶縁膜としてＣＶＤ 酸化膜及びＰＳＧ 膜１９を形
成した後， コンタクト窓２０を開口し， アルミ配線
２１を形成し，カバーのＰＳＧ２２ を被覆して素子が
完成する。
５ を除去し， ゲート酸化膜１５とポリシリコンを形
成し， ポリシリコン膜をパターニングしてゲート電極
１６を形成する。次に， 図６（ｃ）に示されるように
， ソース・ドレインの拡散層を形成するために， ｎ
ウェル８とｐ ウェル９へそれぞれ弗化硼素と砒素を
イオン注入する。続いて熱処理を行なってソース・ドレ
イン領域１８， １７がそれぞれ形成される。続いて，
絶縁膜としてＣＶＤ 酸化膜及びＰＳＧ 膜１９を形
成した後， コンタクト窓２０を開口し， アルミ配線
２１を形成し，カバーのＰＳＧ２２ を被覆して素子が
完成する。
【００２８】第４の実施例
第３ の実施例において， 両ウェル８， ９と基板間
絶縁膜であるＳｉＯ２膜３１の間に介在しているｐ 型
シリコン層部分は， 不純物濃度が高ければ高い程ラッ
チアップ防止効果は大きい。図７ には， 両ウェル８
， ９とＳｉＯ２膜３１の間のｐ 型シリコン層に高濃
度層５３が設けられている以外は図６（ｃ）に示される
素子と全く同様な素子が示される。 図７ では，
高濃度層５３がｐ ウェル９の下部に設けられているが
， ｎウェル８ の下部に設けられてもよいし，ｐ ウ
ェル９とｎ ウェル８ の両下部に設けられてもよい。 又， 高濃度層の導電型はｎ 型でも ｐ型 で
もよい。
絶縁膜であるＳｉＯ２膜３１の間に介在しているｐ 型
シリコン層部分は， 不純物濃度が高ければ高い程ラッ
チアップ防止効果は大きい。図７ には， 両ウェル８
， ９とＳｉＯ２膜３１の間のｐ 型シリコン層に高濃
度層５３が設けられている以外は図６（ｃ）に示される
素子と全く同様な素子が示される。 図７ では，
高濃度層５３がｐ ウェル９の下部に設けられているが
， ｎウェル８ の下部に設けられてもよいし，ｐ ウ
ェル９とｎ ウェル８ の両下部に設けられてもよい。 又， 高濃度層の導電型はｎ 型でも ｐ型 で
もよい。
【００２９】図７ に示され構造のデバイスを制作する
ためには次のように行う。厚さ１ μｍ の素子基板１
に燐又はアンチモンのドーピングを行う。ドーピング
はガス拡散でも， イオン注入法でもよい。不純物濃度
は１０１６乃至１０２０ ｃｍ −３の範囲とする。続
いて， この素子基板の上にエピタキシァル成長法によ
り濃度が１０１５ｃｍ−３程度のｎ 型 エピタキシ
ァル層を作成する。これ以降は図６ における工程と同
様の工程によって 図７ に示され構造のデバイスを
制作することができる。
ためには次のように行う。厚さ１ μｍ の素子基板１
に燐又はアンチモンのドーピングを行う。ドーピング
はガス拡散でも， イオン注入法でもよい。不純物濃度
は１０１６乃至１０２０ ｃｍ −３の範囲とする。続
いて， この素子基板の上にエピタキシァル成長法によ
り濃度が１０１５ｃｍ−３程度のｎ 型 エピタキシ
ァル層を作成する。これ以降は図６ における工程と同
様の工程によって 図７ に示され構造のデバイスを
制作することができる。
【００３０】上記イオン注入の代わりに素子基板１ へ
選択的にイオン注入してからエピタキシァル成長させて
もよい。又，厚さ４ μｍ の素子基板１ へ数ＭｅＶ
のエネルギーの選択イオン注入を行うことで高濃度層
５３を形成することもできる。
選択的にイオン注入してからエピタキシァル成長させて
もよい。又，厚さ４ μｍ の素子基板１ へ数ＭｅＶ
のエネルギーの選択イオン注入を行うことで高濃度層
５３を形成することもできる。
【００３１】図８， ９は， 各実施例におけるデバイ
スのウェル形成のために必要な実験データのグラフを示
すものであり， これらから必要な素子基板の厚さを選
択することができる。これらグラフでは， 通常基板に
おけるウェルの深さと拡散時間の関係が熱処理温度をパ
ラメータとして示されている。図８（ａ）， （ｂ）
は比抵抗が１０Ωｃｍのｐ型基板にそれぞれ硼素を拡散
してｐ ウェルを形成する場合， 燐を拡散してｎ ウ
ェルを形成する場合に対応するグラフである。また図９
（ａ）， （ｂ） は比抵抗が１０Ωｃｍのｎ 型基板
にそれぞれ硼素を拡散してｐ ウェルを形成する場合，
燐を拡散してｎ ウェルを形成する場合に対応するグ
ラフである。素子基板１の厚さは， 形成されるウェル
の深さより大きくなるように選択される。
スのウェル形成のために必要な実験データのグラフを示
すものであり， これらから必要な素子基板の厚さを選
択することができる。これらグラフでは， 通常基板に
おけるウェルの深さと拡散時間の関係が熱処理温度をパ
ラメータとして示されている。図８（ａ）， （ｂ）
は比抵抗が１０Ωｃｍのｐ型基板にそれぞれ硼素を拡散
してｐ ウェルを形成する場合， 燐を拡散してｎ ウ
ェルを形成する場合に対応するグラフである。また図９
（ａ）， （ｂ） は比抵抗が１０Ωｃｍのｎ 型基板
にそれぞれ硼素を拡散してｐ ウェルを形成する場合，
燐を拡散してｎ ウェルを形成する場合に対応するグ
ラフである。素子基板１の厚さは， 形成されるウェル
の深さより大きくなるように選択される。
【００３２】尚， 上記実施例においては， 素子基板
としてシリコンを用いているが， シリコン以外の半導
体に対しても本発明は適用することができる。
としてシリコンを用いているが， シリコン以外の半導
体に対しても本発明は適用することができる。
【００３３】
【発明の効果】本発明によりＳＯＩ 基板を用いるＣＭ
ＯＳ構造の半導体デバイスが， 従来の通常基板を用い
るＣＭＯＳ構造の半導体デバイスを製造する場合と全く
同一の工程によって製造することが可能になった。その
結果， 通常のプロセスお用いてもＭＯＳＦＥＴの特性
の低下をもたらすことがなく 且つ， 耐ラッチアッ
プ性，耐放射線性に優れたＳＯＩ 基板ＣＭＯＳ構造デ
バイスか得られるようになった。このように本発明は，
ＳＯＩ 基板を用いるＣＭＯＳ構造の半導体デバイス
の信頼性と生産性の向上に寄与するところ大である。
ＯＳ構造の半導体デバイスが， 従来の通常基板を用い
るＣＭＯＳ構造の半導体デバイスを製造する場合と全く
同一の工程によって製造することが可能になった。その
結果， 通常のプロセスお用いてもＭＯＳＦＥＴの特性
の低下をもたらすことがなく 且つ， 耐ラッチアッ
プ性，耐放射線性に優れたＳＯＩ 基板ＣＭＯＳ構造デ
バイスか得られるようになった。このように本発明は，
ＳＯＩ 基板を用いるＣＭＯＳ構造の半導体デバイス
の信頼性と生産性の向上に寄与するところ大である。
【図１】 本発明の原理説明図である。
【図２】 第１ の実施例の構造を示す図である。
【図３】 第１ の実施例のデバイスの製造方法の概
略工程を示す図である。
略工程を示す図である。
【図４】 第２ の実施例の構造を示す図である。
【図５】 第３ の実施例の構造を示す図である。
【図６】 第３ の実施例のデバイスの製造方法の概
略工程を示す図である
略工程を示す図である
【図７】 第４ の実施例の構造を示す図である。
【図８】 通常基板におけるウェルの深さの拡散時間
依存性を示すグラフ
依存性を示すグラフ
【図９】 通常基板におけるウェルの深さの拡散時間
依存性を示すグラフ
依存性を示すグラフ
【図１０】 従来の通常基板における不純物分布を示
す説明図
す説明図
【図１１】 従来の素子基板における不純物分布を示
す説明図
す説明図
１ 素子基板，
２ ＳＯＩ 基板，
５， ３１ ＳｉＯ２ 膜，
６ ＳｉＮ Ｘ 膜，
８ ｎ 型ウェル，
８’ ｎ 型不純物イオン注入領域， ９ ｐ
型ウェル， ９’ ｐ 型不純物イオン注入領域， １１ ト
レンチ， １５ ゲート酸化膜， １６ ゲート電極， １７， １８ ソース・ドレイン領域， １９，
２２ ＰＳＧ膜， ２０ コンタクト窓， ２１ アルミ配線， ３０ シリコン基板， ４０， ５２ ＬＯＣＯＳ酸化膜， ５３
高濃度層，
型ウェル， ９’ ｐ 型不純物イオン注入領域， １１ ト
レンチ， １５ ゲート酸化膜， １６ ゲート電極， １７， １８ ソース・ドレイン領域， １９，
２２ ＰＳＧ膜， ２０ コンタクト窓， ２１ アルミ配線， ３０ シリコン基板， ４０， ５２ ＬＯＣＯＳ酸化膜， ５３
高濃度層，
Claims (4)
- 【請求項１】 絶縁体層上に半導体層を有し，少なく
ともＣＭＯＳＦＥＴ が形成されている半導体装置にお
いて， ウェルが該絶縁体層からの影響を実質的に受け
ない深さまで該絶縁体層に近づけて形成されていること
を特徴とする半導体装置。 - 【請求項２】 前記半導体層は， 該半導体層を貫通
して前記絶縁体層に達するトレンチを有することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体層は， ｐ型及びｎ型ウェ
ルが重畳する領域を形成するようなツインウェルを有す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体層は， 該ツインウェルと
該絶縁体層の間に，該ウェル重畳領域よりも低い抵抗領
域を有することを特徴とする請求項３記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024308A JPH04263467A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024308A JPH04263467A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263467A true JPH04263467A (ja) | 1992-09-18 |
Family
ID=12134551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024308A Pending JPH04263467A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2314970A (en) * | 1996-06-29 | 1998-01-14 | Hyundai Electronics Ind | Cmos device having a T-shaped field oxide layer |
| US6258722B1 (en) | 1998-12-30 | 2001-07-10 | Hyundai Eletronics Industries Co., Ltd. | Method of manufacturing CMOS device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155164A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02184068A (ja) * | 1989-01-11 | 1990-07-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-19 JP JP3024308A patent/JPH04263467A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155164A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02184068A (ja) * | 1989-01-11 | 1990-07-18 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2314970A (en) * | 1996-06-29 | 1998-01-14 | Hyundai Electronics Ind | Cmos device having a T-shaped field oxide layer |
| GB2314970B (en) * | 1996-06-29 | 2001-03-28 | Hyundai Electronics Ind | Semiconductor device having a t-shaped field oxide layer and a method for fabricating the same |
| US6258722B1 (en) | 1998-12-30 | 2001-07-10 | Hyundai Eletronics Industries Co., Ltd. | Method of manufacturing CMOS device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |