JPH0590396A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0590396A JPH0590396A JP28214291A JP28214291A JPH0590396A JP H0590396 A JPH0590396 A JP H0590396A JP 28214291 A JP28214291 A JP 28214291A JP 28214291 A JP28214291 A JP 28214291A JP H0590396 A JPH0590396 A JP H0590396A
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- semiconductor device
- film
- manufacturing
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ法を用いて素子分離を行っても、
寄生ＭＯＳトランジスタやアルファ線によるソフトエラ
ー等の問題がなく、また容易にＳＯＩトランジスタを形
成することを目的とする。 【構成】 下敷酸化膜２及び耐酸化マスクとなる窒化膜
３を用いて熱酸化を行う際に、基板１の表面に溝１ａを
設け、溝１ａの底面部のみ窒化膜を除去して開口部３ａ
を形成し、この状態で熱酸化して埋込酸化膜１４を形成
する。また、下敷酸化膜２上に多結晶シリコン薄膜（ま
たはアモルファスシリコン）を設けて窒化膜３を形成
し、熱酸化して埋込酸化膜１４とＳＯＩ膜を同時に得
る。
寄生ＭＯＳトランジスタやアルファ線によるソフトエラ
ー等の問題がなく、また容易にＳＯＩトランジスタを形
成することを目的とする。 【構成】 下敷酸化膜２及び耐酸化マスクとなる窒化膜
３を用いて熱酸化を行う際に、基板１の表面に溝１ａを
設け、溝１ａの底面部のみ窒化膜を除去して開口部３ａ
を形成し、この状態で熱酸化して埋込酸化膜１４を形成
する。また、下敷酸化膜２上に多結晶シリコン薄膜（ま
たはアモルファスシリコン）を設けて窒化膜３を形成
し、熱酸化して埋込酸化膜１４とＳＯＩ膜を同時に得
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に寄生トランジスタやアルファ線によ
る誤動作を防止する技術に関するものである。
造方法に関し、特に寄生トランジスタやアルファ線によ
る誤動作を防止する技術に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタに関する技術の中で
素子の分離方法とし、ＬＯＣＯＳ（Local Oxidation of
Silicon) などの選択酸化法が知られている。ＬＯＣＯ
Ｓ法による分離酸化膜の作成工程を図３に示す。図中、
１は半導体基板、２は半導体基板１表面に形成された下
敷酸化膜、３は素子領域となる部分の下敷酸化膜２上に
形成された窒化膜、４は素子領域、５は上記下敷酸化膜
２を熱酸化して得られた素子分離酸化膜である。
素子の分離方法とし、ＬＯＣＯＳ（Local Oxidation of
Silicon) などの選択酸化法が知られている。ＬＯＣＯ
Ｓ法による分離酸化膜の作成工程を図３に示す。図中、
１は半導体基板、２は半導体基板１表面に形成された下
敷酸化膜、３は素子領域となる部分の下敷酸化膜２上に
形成された窒化膜、４は素子領域、５は上記下敷酸化膜
２を熱酸化して得られた素子分離酸化膜である。
【０００３】次に製造方法について説明する。まず図３
(a) に示すように、基板１表面に下敷酸化膜２を形成す
る。これは後工程で堆積する窒化膜３による半導体基板
１への応力を緩和するためである。次に図３(b) に示す
ように、窒化膜３を堆積後、素子領域４を形成する箇所
だけ窒化膜３を残し、残りはすべて除去する。次にこの
状態で熱酸化すると熱酸化速度の違いにより、窒化膜３
が堆積した部分以外はすべて酸化される（同図(c))。そ
して図(d) に示すように、窒化膜３及び下敷酸化膜２を
除去すると、素子領域４と素子分離酸化膜５が形成され
る。
(a) に示すように、基板１表面に下敷酸化膜２を形成す
る。これは後工程で堆積する窒化膜３による半導体基板
１への応力を緩和するためである。次に図３(b) に示す
ように、窒化膜３を堆積後、素子領域４を形成する箇所
だけ窒化膜３を残し、残りはすべて除去する。次にこの
状態で熱酸化すると熱酸化速度の違いにより、窒化膜３
が堆積した部分以外はすべて酸化される（同図(c))。そ
して図(d) に示すように、窒化膜３及び下敷酸化膜２を
除去すると、素子領域４と素子分離酸化膜５が形成され
る。
【０００４】以上のようにして素子領域となる部分に熱
酸化速度の遅い窒化膜マスクを設け、熱酸化することに
より選択的に酸化膜を形成し、素子領域と素子分離領域
とを形成していたが、この方法による素子分離では寄生
トランジスタによる誤動作の可能性を内包しているとい
う問題点がある。
酸化速度の遅い窒化膜マスクを設け、熱酸化することに
より選択的に酸化膜を形成し、素子領域と素子分離領域
とを形成していたが、この方法による素子分離では寄生
トランジスタによる誤動作の可能性を内包しているとい
う問題点がある。
【０００５】以下、このことを図４を用いて詳述する。
この図は上述したようなＬＯＣＯＳ法を用いて形成され
た素子領域にＭＯＳトランジスタを形成した場合を示
し、図中、１０は基板１上に形成されたウエルであり、
８はその表面に形成されたソース／ドレイン領域であ
る。また１３は素子分離酸化膜５形成時の下敷酸化膜を
パターニングする等して形成されたゲート酸化膜であ
り、その上にはポリシリコンゲート６が形成され、さら
にその側面には酸化膜等のサイドウォール７が形成さ
れ、以上のようにして素子分離酸化膜５の左右の素子領
域にＭＯＳトランジスタ１１が形成されている。
この図は上述したようなＬＯＣＯＳ法を用いて形成され
た素子領域にＭＯＳトランジスタを形成した場合を示
し、図中、１０は基板１上に形成されたウエルであり、
８はその表面に形成されたソース／ドレイン領域であ
る。また１３は素子分離酸化膜５形成時の下敷酸化膜を
パターニングする等して形成されたゲート酸化膜であ
り、その上にはポリシリコンゲート６が形成され、さら
にその側面には酸化膜等のサイドウォール７が形成さ
れ、以上のようにして素子分離酸化膜５の左右の素子領
域にＭＯＳトランジスタ１１が形成されている。
【０００６】また、９は素子分離酸化膜５上に形成され
たポリシリコン等による配線であり、この配線９が素子
分離酸化膜５をゲート絶縁膜とするゲート電極となり、
またその左右に位置するＭＯＳトランジスタ１１のソー
ス／ドレイン８がソース／ドレインとなり、寄生ＭＯＳ
トランジスタ１２が構成される。
たポリシリコン等による配線であり、この配線９が素子
分離酸化膜５をゲート絶縁膜とするゲート電極となり、
またその左右に位置するＭＯＳトランジスタ１１のソー
ス／ドレイン８がソース／ドレインとなり、寄生ＭＯＳ
トランジスタ１２が構成される。
【０００７】そして、この寄生ＭＯＳトランジスタ１２
が動作すると回路の誤動作の要因となる。ここで一般的
なｎ型ＭＯＳトランジスタのしきい値電圧ＶTHの式を示
すと、以下のように示される。 ＶTH＝ＶFB＋２φFp＋２ＫS ・ε0 ・ｑ・ＮA ・（２φFp）／Ｃ0 ただし、ＶFBはフラットバンド電圧、φFpはフェルミポ
テンシャル、ＫS は半導体材料の比誘電率、ε0 は真空
での誘電率、ｑは電荷素量、ＮA はチャネル領域のアク
セプタ濃度、Ｃ0 はゲート酸化膜による容量である。
が動作すると回路の誤動作の要因となる。ここで一般的
なｎ型ＭＯＳトランジスタのしきい値電圧ＶTHの式を示
すと、以下のように示される。 ＶTH＝ＶFB＋２φFp＋２ＫS ・ε0 ・ｑ・ＮA ・（２φFp）／Ｃ0 ただし、ＶFBはフラットバンド電圧、φFpはフェルミポ
テンシャル、ＫS は半導体材料の比誘電率、ε0 は真空
での誘電率、ｑは電荷素量、ＮA はチャネル領域のアク
セプタ濃度、Ｃ0 はゲート酸化膜による容量である。
【０００８】すなわち、寄生ＭＯＳトランジスタ１２が
動作しにくくするには、上記式よりチャネル領域の濃度
ＮA を上げるか、ゲート酸化膜による容量Ｃ0 が酸化膜
厚に反比例することを考慮し酸化膜厚を厚くして、容量
を小さくすればよいと考えられる。以上のことから、素
子分離領域５の下に高濃度のアクセプタを注入したり、
素子分離領域５の膜厚を厚くすることにより対処してい
るが寄生ＭＯＳトランジスタによる影響を根本的に解決
するに至っていない。
動作しにくくするには、上記式よりチャネル領域の濃度
ＮA を上げるか、ゲート酸化膜による容量Ｃ0 が酸化膜
厚に反比例することを考慮し酸化膜厚を厚くして、容量
を小さくすればよいと考えられる。以上のことから、素
子分離領域５の下に高濃度のアクセプタを注入したり、
素子分離領域５の膜厚を厚くすることにより対処してい
るが寄生ＭＯＳトランジスタによる影響を根本的に解決
するに至っていない。
【０００９】また、アルファ線が半導体基板１に照射さ
れると、電子−正孔対を形成するために起こるソフトエ
ラーと呼ばれる回路の誤動作という問題が知られてい
る。この問題にも高濃度の不純物埋込層を形成すること
により対処しているが、高濃度埋込層の形成のための工
程が増えるという問題がある。
れると、電子−正孔対を形成するために起こるソフトエ
ラーと呼ばれる回路の誤動作という問題が知られてい
る。この問題にも高濃度の不純物埋込層を形成すること
により対処しているが、高濃度埋込層の形成のための工
程が増えるという問題がある。
【００１０】また従来のＬＯＣＯＳ法では、絶縁体上の
半導体材料に再結晶化シリコン膜を形成し、これにトラ
ンジスタを形成する、いわゆるＳＯＩ（Silicon On Ins
ulator) トランジスタを形成するときにレーザによる再
結晶化等の特殊な製造工程との整合性が悪く、通常のＭ
ＯＳトランジスタの製造工程と両立することが困難であ
るという問題点がある。
半導体材料に再結晶化シリコン膜を形成し、これにトラ
ンジスタを形成する、いわゆるＳＯＩ（Silicon On Ins
ulator) トランジスタを形成するときにレーザによる再
結晶化等の特殊な製造工程との整合性が悪く、通常のＭ
ＯＳトランジスタの製造工程と両立することが困難であ
るという問題点がある。
【００１１】
【発明が解決しようとする課題】従来の半導体装置及び
その製造方法は以上のように構成されており、寄生トラ
ンジスタによる誤動作やアルファ線によるソフトエラー
による誤動作等の潜在的な問題点があった。また、ＳＯ
Ｉトランジスタとの製造工程の整合性が悪く、同一基板
内に通常ＭＯＳトランジスタとＳＯＩトランジスタとを
混在して形成することが困難であるという問題点があっ
た。
その製造方法は以上のように構成されており、寄生トラ
ンジスタによる誤動作やアルファ線によるソフトエラー
による誤動作等の潜在的な問題点があった。また、ＳＯ
Ｉトランジスタとの製造工程の整合性が悪く、同一基板
内に通常ＭＯＳトランジスタとＳＯＩトランジスタとを
混在して形成することが困難であるという問題点があっ
た。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、寄生ＭＯＳトランジスタやアル
ファ線によるソフトエラー等の誤動作等がなく、また同
一基板内にレーザによる再結晶化等の特殊な製造工程を
経ずに容易にＳＯＩトランジスタを形成することができ
る半導体装置及びその製造方法を提供することを目的と
する。
ためになされたもので、寄生ＭＯＳトランジスタやアル
ファ線によるソフトエラー等の誤動作等がなく、また同
一基板内にレーザによる再結晶化等の特殊な製造工程を
経ずに容易にＳＯＩトランジスタを形成することができ
る半導体装置及びその製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】この発明に係る半導体装
置及びその製造方法は、基板の表面に溝を形成し、該溝
の底部を除いて耐酸化膜で覆い、熱酸化することにより
溝部底面及び該溝部と隣接する溝部の底面にかけて連続
的に素子分離領域を形成したものである。
置及びその製造方法は、基板の表面に溝を形成し、該溝
の底部を除いて耐酸化膜で覆い、熱酸化することにより
溝部底面及び該溝部と隣接する溝部の底面にかけて連続
的に素子分離領域を形成したものである。
【００１４】また上記耐酸化膜を形成する前に、下地層
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化されるようにした
ものである。
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化されるようにした
ものである。
【００１５】さらに、上記基板に溝を設ける際に、その
底面部が上面部よりも大きくなるように断面台形状に形
成する、あるいは基板の溝部底面となる深さに酸素イオ
ン注入を行うようにしたものである。
底面部が上面部よりも大きくなるように断面台形状に形
成する、あるいは基板の溝部底面となる深さに酸素イオ
ン注入を行うようにしたものである。
【００１６】
【作用】この発明においては、溝により素子領域が隣接
する素子領域と完全に分離されているため寄生ＭＯＳト
ランジスタが生じることがなく、素子分離酸化膜が素子
領域下方にまで延在しているため、高濃度の不純物埋込
層等を形成しなくてもソフトエラー等による誤動作が生
じることがない。
する素子領域と完全に分離されているため寄生ＭＯＳト
ランジスタが生じることがなく、素子分離酸化膜が素子
領域下方にまで延在しているため、高濃度の不純物埋込
層等を形成しなくてもソフトエラー等による誤動作が生
じることがない。
【００１７】また上記耐酸化膜を形成する前に、下地層
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化するようにしたか
ら、素子分離領域形成と同時にＳＯＩ膜が得られる。
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化するようにしたか
ら、素子分離領域形成と同時にＳＯＩ膜が得られる。
【００１８】さらに、基板表面に溝部を形成する際に、
溝が断面台形状になるようにしたり、あるいは予め溝部
の底面となる基板深さ位置に酸素イオンを注入すること
により、素子分離酸化膜を素子領域下方に容易に形成す
ることができる。
溝が断面台形状になるようにしたり、あるいは予め溝部
の底面となる基板深さ位置に酸素イオンを注入すること
により、素子分離酸化膜を素子領域下方に容易に形成す
ることができる。
【００１９】
【実施例】次にこの発明の一実施例による半導体装置及
びその製造方法を図１を参照しながら説明する。図１に
おいて、図３と同一符号は同一または相当部分を示し、
１ａは基板１の表面の所定領域に設けられた溝、３ａは
溝１ａの底部の窒化膜に設けられた開口部、１４は溝１
ａの底部から隣接する溝の底部にかけて形成された埋込
酸化膜であり、１４ａは各溝内に形成された酸化膜を接
続する延長部である。
びその製造方法を図１を参照しながら説明する。図１に
おいて、図３と同一符号は同一または相当部分を示し、
１ａは基板１の表面の所定領域に設けられた溝、３ａは
溝１ａの底部の窒化膜に設けられた開口部、１４は溝１
ａの底部から隣接する溝の底部にかけて形成された埋込
酸化膜であり、１４ａは各溝内に形成された酸化膜を接
続する延長部である。
【００２０】次に製造方法について説明する。まず、図
１(a) に示すように、基板１表面の所定領域に異方性エ
ッチングにより深さ方向に溝１ａを形成する。次に図１
(b) に示すように、基板１全面に下敷酸化膜２及び窒化
膜３を順次堆積させる。次に図１(c) に示すように、異
方性エッチングにより溝１ａの底面部の窒化膜３を除去
して開口部３ａを形成する。このとき溝１ａの側面の窒
化膜は残す。そしてこの状態で熱酸化を行うと、溝１ａ
の側面は窒化膜３により酸化されず底面の開口部３ａに
露呈した部分のみ酸化される。このとき隣接する溝から
バーズビークにより横方向にも酸化膜（延長部１４ａ）
が形成され、最終的に隣接する溝の酸化膜同志がつなが
り、このようにして埋込酸化膜１４が形成され、素子領
域４が得られる（同図(d))。
１(a) に示すように、基板１表面の所定領域に異方性エ
ッチングにより深さ方向に溝１ａを形成する。次に図１
(b) に示すように、基板１全面に下敷酸化膜２及び窒化
膜３を順次堆積させる。次に図１(c) に示すように、異
方性エッチングにより溝１ａの底面部の窒化膜３を除去
して開口部３ａを形成する。このとき溝１ａの側面の窒
化膜は残す。そしてこの状態で熱酸化を行うと、溝１ａ
の側面は窒化膜３により酸化されず底面の開口部３ａに
露呈した部分のみ酸化される。このとき隣接する溝から
バーズビークにより横方向にも酸化膜（延長部１４ａ）
が形成され、最終的に隣接する溝の酸化膜同志がつなが
り、このようにして埋込酸化膜１４が形成され、素子領
域４が得られる（同図(d))。
【００２１】このように本実施例によれば、下敷酸化膜
２及び耐酸化マスクとなる窒化膜３を用いて熱酸化を行
う際に、基板１の表面に溝１ａを設け、溝１ａの底面部
のみ窒化膜を除去して開口部３ａを形成し、この状態で
熱酸化して溝底部から素子領域４下面を通り隣接する溝
底部に至る領域に埋込酸化膜１４を形成するようにした
から、素子領域４の下に酸化膜（延長部１４ａ）がある
ため高濃度不純物埋込層を形成しなくてもソフトエラー
を回避することができ、また溝１１により隣接する素子
領域が完全に分離されているため、各素子領域にＭＯＳ
トランジスタを形成し、素子分離領域に配線等を設けて
も寄生ＭＯＳトランジスタが形成されることなく、誤動
作の要因も根本的に解決できる。
２及び耐酸化マスクとなる窒化膜３を用いて熱酸化を行
う際に、基板１の表面に溝１ａを設け、溝１ａの底面部
のみ窒化膜を除去して開口部３ａを形成し、この状態で
熱酸化して溝底部から素子領域４下面を通り隣接する溝
底部に至る領域に埋込酸化膜１４を形成するようにした
から、素子領域４の下に酸化膜（延長部１４ａ）がある
ため高濃度不純物埋込層を形成しなくてもソフトエラー
を回避することができ、また溝１１により隣接する素子
領域が完全に分離されているため、各素子領域にＭＯＳ
トランジスタを形成し、素子分離領域に配線等を設けて
も寄生ＭＯＳトランジスタが形成されることなく、誤動
作の要因も根本的に解決できる。
【００２２】次に本発明の第２の実施例を図２を参照し
ながら説明する。上記実施例では、溝１ａをほとんど垂
直に形成しているため、条件によっては埋込酸化膜１４
が延長部１４ａにて充分につながらない場合がある。こ
の実施例では、これを回避す１ため溝に角度をつけて形
成したものである。
ながら説明する。上記実施例では、溝１ａをほとんど垂
直に形成しているため、条件によっては埋込酸化膜１４
が延長部１４ａにて充分につながらない場合がある。こ
の実施例では、これを回避す１ため溝に角度をつけて形
成したものである。
【００２３】すなわち図２(a) に示すように、基板１表
面に溝を形成する際に、その底部が上部に比べて大きく
なるようにテーパをつけるようにして溝１ｂを形成す
る。そして下敷酸化膜２及び窒化膜３を全面に順次堆積
し（図２(b) 参照）、溝１ｂ底部の下敷酸化膜２及び窒
化膜３を除去し（図２(c) 参照）、熱酸化することで図
２(d) に示すように、埋込酸化膜１４の素子領域４下方
における延長部１４ｂが短くなり、容易に素子領域４下
方に酸化膜を延在させることができる。
面に溝を形成する際に、その底部が上部に比べて大きく
なるようにテーパをつけるようにして溝１ｂを形成す
る。そして下敷酸化膜２及び窒化膜３を全面に順次堆積
し（図２(b) 参照）、溝１ｂ底部の下敷酸化膜２及び窒
化膜３を除去し（図２(c) 参照）、熱酸化することで図
２(d) に示すように、埋込酸化膜１４の素子領域４下方
における延長部１４ｂが短くなり、容易に素子領域４下
方に酸化膜を延在させることができる。
【００２４】次に本発明の第３の実施例を図５を用いて
説明する。この実施例では図５(a)に示すように、第１
の実施例と同様に基板１に溝１ａを形成した後、図５
(b) の製造工程において、基板１全面に酸化膜２，多結
晶シリコン薄膜１５（またはアモルファスシリコン
膜），窒化膜３を順に堆積させ、次いで図５(c) に示す
ように溝の底面の多結晶シリコン薄膜１５（またはアモ
ルファスシリコン膜）及び窒化膜３をエッチングにより
除去して、熱酸化することにより、埋込酸化膜１４を形
成するとともに多結晶シリコン薄膜（またはアモルファ
スシリコン膜）の再結晶化を行い、さらに素子領域４の
必要な部分にのみ下敷酸化膜２と再結晶化された多結晶
シリコン薄膜１５ａ（またはアモルファスシリコン膜）
を残してＳＯＩ膜を形成する（図５(d) 参照）ようにし
たものである。
説明する。この実施例では図５(a)に示すように、第１
の実施例と同様に基板１に溝１ａを形成した後、図５
(b) の製造工程において、基板１全面に酸化膜２，多結
晶シリコン薄膜１５（またはアモルファスシリコン
膜），窒化膜３を順に堆積させ、次いで図５(c) に示す
ように溝の底面の多結晶シリコン薄膜１５（またはアモ
ルファスシリコン膜）及び窒化膜３をエッチングにより
除去して、熱酸化することにより、埋込酸化膜１４を形
成するとともに多結晶シリコン薄膜（またはアモルファ
スシリコン膜）の再結晶化を行い、さらに素子領域４の
必要な部分にのみ下敷酸化膜２と再結晶化された多結晶
シリコン薄膜１５ａ（またはアモルファスシリコン膜）
を残してＳＯＩ膜を形成する（図５(d) 参照）ようにし
たものである。
【００２５】このようにすることで、素子分離領域を形
成する際の熱処理によりＳＯＩ膜が同時に形成され、レ
ーザアニール等の特殊な処理を行うことなく容易にＳＯ
Ｉ膜を形成することができ、従って同一の基板内に容易
にＳＯＩトランジスタを混在して形成することができ
る。
成する際の熱処理によりＳＯＩ膜が同時に形成され、レ
ーザアニール等の特殊な処理を行うことなく容易にＳＯ
Ｉ膜を形成することができ、従って同一の基板内に容易
にＳＯＩトランジスタを混在して形成することができ
る。
【００２６】また、多結晶シリコン薄膜により、溝の底
部に形成される埋込酸化膜の膜厚が抑えられ、また多結
晶シリコン薄膜の膜厚で溝の底部に形成される埋込酸化
膜の膜厚を調節することもでき、ストレス低減を図るこ
ともできる。
部に形成される埋込酸化膜の膜厚が抑えられ、また多結
晶シリコン薄膜の膜厚で溝の底部に形成される埋込酸化
膜の膜厚を調節することもでき、ストレス低減を図るこ
ともできる。
【００２７】次に本発明の第４の実施例を図６を用いて
説明する。この実施例では図６(a)の製造工程におい
て、溝１ａを形成する前に予め酸素イオン１６を高濃
度，高エネルギーで打ち込み、酸素イオン注入領域１６
ａを深さ方向の濃度分布のピークがおおよそ埋め込み酸
化膜１４を形成する位置になるように分布させ、後の工
程は図１と同様に行い埋込酸化膜１４を形成するように
したものであり、酸素イオンを打ち込み後、酸化工程を
行うので、溝１４の両側からの酸化膜がつながり連続し
た埋込酸化膜を容易に形成することができる。
説明する。この実施例では図６(a)の製造工程におい
て、溝１ａを形成する前に予め酸素イオン１６を高濃
度，高エネルギーで打ち込み、酸素イオン注入領域１６
ａを深さ方向の濃度分布のピークがおおよそ埋め込み酸
化膜１４を形成する位置になるように分布させ、後の工
程は図１と同様に行い埋込酸化膜１４を形成するように
したものであり、酸素イオンを打ち込み後、酸化工程を
行うので、溝１４の両側からの酸化膜がつながり連続し
た埋込酸化膜を容易に形成することができる。
【００２８】
【発明の効果】以上のように、この発明によれば、基板
の表面に溝を形成し、該溝の底部を除いて耐酸化膜で覆
い、熱酸化することにより溝部底面及び該溝部と隣接す
る溝部の底面にかけて連続的に素子分離領域を形成した
から、溝により素子領域が隣接する素子領域と完全に分
離されているため寄生ＭＯＳトランジスタが生じること
がなく、また素子分離酸化膜が素子領域下方にまで延在
しているため、ソフトエラー等に起因する誤動作を回避
することができ、高濃度の不純物埋込層等を形成する工
程を削除できるという効果がある。
の表面に溝を形成し、該溝の底部を除いて耐酸化膜で覆
い、熱酸化することにより溝部底面及び該溝部と隣接す
る溝部の底面にかけて連続的に素子分離領域を形成した
から、溝により素子領域が隣接する素子領域と完全に分
離されているため寄生ＭＯＳトランジスタが生じること
がなく、また素子分離酸化膜が素子領域下方にまで延在
しているため、ソフトエラー等に起因する誤動作を回避
することができ、高濃度の不純物埋込層等を形成する工
程を削除できるという効果がある。
【００２９】また、基板表面に溝部を形成する際に、溝
が断面台形状になるようにしたり、予め溝部の底面とな
る基板深さ位置に酸素イオンを注入することにより、素
子分離酸化膜を素子領域下方に容易により確実に形成す
ることができるという効果がある。
が断面台形状になるようにしたり、予め溝部の底面とな
る基板深さ位置に酸素イオンを注入することにより、素
子分離酸化膜を素子領域下方に容易により確実に形成す
ることができるという効果がある。
【００３０】さらに、耐酸化膜を形成する前に、下地層
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化するようにしたか
ら、素子分離領域形成と同時にＳＯＩ膜が得られ、同一
基板内に容易にＳＯＩトランジスタを形成することがで
きるという効果がある。
として多結晶または非晶質半導体薄膜を設け、素子分離
領域形成時の熱処理において再結晶化するようにしたか
ら、素子分離領域形成と同時にＳＯＩ膜が得られ、同一
基板内に容易にＳＯＩトランジスタを形成することがで
きるという効果がある。
【図１】この発明の一実施例による半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図２】この発明の第２の実施例による半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】従来のＬＯＣＯＳ法による半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４】従来のＬＯＣＯＳ法により製造された半導体装
置の寄生ＭＯＳトランジスタを説明するための断面図で
ある。
置の寄生ＭＯＳトランジスタを説明するための断面図で
ある。
【図５】この発明の第３の実施例による半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】この発明の第４の実施例による半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
１ 半導体基板 １ａ 溝 １ｂ 溝 ２ 下敷酸化膜 ３ 窒化膜 ４ 素子領域 ５ 素子分離酸化膜 １１ ＭＯＳトランジスタ １２ 寄生ＭＯＳトランジスタ １４ 埋込酸化膜 １４ａ 埋込酸化膜の延長部 １５ 多結晶シリコン薄膜 １６ 酸素イオン
Claims (6)
- 【請求項１】 基板上に素子分離酸化膜により分離され
た複数の素子領域を有する半導体装置において、 基板表面に複数の溝部を有し、 上記素子分離領域は、上記溝部底面及び該溝部と隣接す
る溝部の底面にかけて連続的に形成され、 上記素子領域は、上記複数の溝部により隔てられた基板
表面に形成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記溝部は、 その底面部がその上面部よりも大きい断面台形状になっ
ていることを特徴とする半導体装置。 - 【請求項３】 基板表面の素子領域となる部分に耐酸化
膜を設けて熱酸化して素子分離を行う半導体装置の製造
方法において、 基板表面の所定領域に複数の溝部を形成する工程と、 該溝部の底面を除いて耐酸化膜を設ける工程と、 上記耐酸化膜をマスクとして熱酸化し、上記溝部底面及
び該溝部底面から隣接する溝部底面にかけて連続的な埋
込酸化層を設け、素子分離領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記溝部を形成する工程は、 その底面部がその上面部よりも大きい断面台形状の溝を
形成するものであることを特徴とする半導体装置の製造
方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 上記耐酸化膜を設ける工程は、 その下地層として、上記溝部の底面を除いて多結晶また
は非晶質半導体薄膜を形成する工程を有し、 上記耐酸化膜をマスクとして熱酸化する工程において、 上記多結晶または非晶質半導体薄膜が再結晶化されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項３記載の半導体装置の製造方法に
おいて、 上記溝部を形成する工程の前に、該溝部の底面部分近傍
の深さ位置に酸素イオンを注入する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28214291A JPH0590396A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28214291A JPH0590396A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590396A true JPH0590396A (ja) | 1993-04-09 |
Family
ID=17648656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28214291A Pending JPH0590396A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956600A (en) * | 1995-04-07 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| KR100308198B1 (ko) * | 1999-09-14 | 2001-11-07 | 윤종용 | 에스오아이 반도체 소자 분리 방법 |
| US7071047B1 (en) | 2005-01-28 | 2006-07-04 | International Business Machines Corporation | Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions |
-
1991
- 1991-09-30 JP JP28214291A patent/JPH0590396A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5956600A (en) * | 1995-04-07 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
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| US7071047B1 (en) | 2005-01-28 | 2006-07-04 | International Business Machines Corporation | Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions |
| US7352030B2 (en) | 2005-01-28 | 2008-04-01 | International Business Machines Corporation | Semiconductor devices with buried isolation regions |
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