KR100321171B1 - 반도체소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 제작을 위해 사용되는 웰 이온주입 공정을 실시할 때 트랜지스터 동작 특성을 향상시키기 위하여 기존 기술인 트윈 웰 구조에서 BILLI구조를 트리플 웰 구조에 확장 적용하는 것으로서, 반도체 기판 상부에 제 1웰을 형성하기 위한 제 1웰 마스크를 형성하는 단계와, 제 1웰 마스크 전면에 제 2웰을 형성하기 위한 이온을 강하게 주입하여 제 1웰 마스크의 오픈영역에 매립층을 형성함과 아울러 제 1웰 마스크의 클로즈영역 하부에 제 2웰을 형성하는 단계와, 매립층 상부에 제 1웰 마스크를 통해 제 1웰을 형성하는 단계와, 제 1웰 영역에 순차적으로 프로파일드 트리플 웰을 형성하는 단계와, 제 2웰 영역 형성을 위한 제 2웰 마스크를 얇게 형성하여 낮은 에너지의 이온을 주입하는 단계를 포함하여 이루어져 트랜지스터의 동작 특성을 확보할 수 있으며, 반도체소자의 양산시 수율증대 및 처리량 개선을 향상시킬 수 있다는 이점이 있다.
Description
본 발명은 반도체소자의 트랜지스터 제조 방법에 관한 것으로서, 보다 상세하게는 반도체소자의 트랜지스터 제작을 위해 사용되는 웰 이온주입 공정을 실시할 때 트랜지스터 동작 특성을 향상시키기 위하여 기존 기술인 트윈 웰 구조에서 BILLI구조를 트리플 웰 구조에 확장 적용하하는 것으로서 디바이스 양산시 수율증대 및 처리량 개선을 향상시킬 수 있도록 한 반도체소자의 트랜지스터 제조 방법에 관한 것이다.
반도체소자의 제조 방법에서 웰 형성은 고에너지 이온주입에 의한 프로파일드 웰 구조가 적용되고 있다. 이러한 방법은 웨이퍼 표면에서 채널부근의 불순물 농도를 줄여줌으로서 캐리어의 전송 자유도를 향상시키고, 펀치스루 전압의 증가, 접합 커패시턴스의 감소등, 소자에 적용되는 각각의 소자 특성을 독립적으로 제어할 수가 있다. 그러나 주로 NMOS를 구성하는 P-Well 및 PMOS를 구성하는 N-Well 등 두 가지의 웰 구조로 구성되는 프로파일드 트윈 웰(Profilled Twin Well)은 일반적인 소자제작에 적용되는 P-TYPE 또는 N-TYPE 웨이퍼에서 각각의 N-Well 또는 P-Well과의 전기적 절연이 않되어 외부 노이즈에 민감하다는 단점이 있다. 이러한 단점을 개선하기 위하여 종래의 기술로서 프로파일드 트리플 웰(Profilled Triple Well) 구조가 제안되어 실제 소자에 적용시 웨이퍼와의 전기적인 절연을 실시함으로서 각 트랜지스터의 백바이어스(Back-Bias) 전압을 독립적으로 제어가 가능하고 갑자기 유입되는 외부 노이즈에 민감하지 않게 됨으로 점차 그 용도가 증대되고 있다.
한편, 상기 Profilled Twin Well의 단점을 극복하기 위하여, N-Well 밑에 P-TYPE의 매립층(Buried Layer)을 형성함과 동시에 P-Well을 형성할 수 있는 BILLI(Buried Implanted Layer for Lateral Isolation)구조가 제안되었다. 이 구조를 통하여 N-Well내에 형성되는 PMOS정션은 외부 노이즈에 상대적으로 안정된 구조가 되는 이점이 있을 뿐만아니라 N-Well 마스크 공정만으로 P+ 매립층 및 P-Well과 N-Well이 동시에 형성되어 마스크 공정이 감소된다.
그러나, 이러한 트윈 웰에서의 BILLI구조는 반도체소자내의 각 트랜지스터의 동작 특성상 동일한 NMOS또는 PMOS트랜지스터에서 각각 백바이어스 전압을 달리하는 등의 방법으로 용도가 달라지기 때문에 전체 소자의 동작 특성을 향상시킬 필요가 있어 프로파일드 트리플 웰 구조가 적용될 필요가 있게 되었다.
도 1 내지 도 5는 프로파일드 트리플 웰 구조를 갖는 반도체소자의 트랜지스터의 제조 방법을 설명하기 위한 트랜지스터의 웰 형성공정을 단계적으로 도시한 단면도들이다.
여기에서 보는 바와 같이 각각의 웰 형성은 각기 사용되는 트랜지스터의 동작 특성에 맞도록 제어하기 위하여 별개의 형성 공정으로 구성된다.
도 1은 반도체 기판(10)에 N-Well 마스크(30)를 통해 N-Well(20)을 형성한다. 그리고 도 2와 같이 Cell 트랜지스터를 형성하기 위해 Cell-Well 마스크(50)를 이용하여 N-Well(20)에 Cell-Well(40)을 형성한다. 그리고 도 3과 같이 NMOS를 형성하기 위한 P-Well(60)을 N-Well(20)에 P-Well 마스크(70)를 이용하여 형성한다. 그리고 도 4과 같이 PMOS를 형성하기 위한 N-Well(25)을 N-Well(20)에 N-Well 마스크(35)를 이용하여 형성한다. 그런다음 도 5와 같이 NMOS를 형성하기 위한 P-Well(65)을 P-Well 마스크(75)를 이용하여 형성한다.
위와 같이 각각의 공정을 진행함으로써 소자내의 각 회로에 맞는 구동특성을 갖는 별개의 트랜지스터를 독립적으로 만들 수 있다.
그러나, 차세대 고집적 소자의 경우, 각 트랜지스터의 크기가 감소되기 때문에 이러한 트랜지스터를 구성하는 웰 지역의 디자인 룰도 함께 작아지게 된다. 따라서, 각 별개의 웰 지역간의 완벽한 절연이 필요하게 되지만 위와 같이 마스크 공정시 적은 양의 마스크가 미정렬되었을 경우 완벽한 웰과 웰의 절연이 불가능하게 되어 소자 동작 특성이 나빠진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 프로파일드 트리플 웰 구조에 의한 트랜지스터 제조 방법에서 BILLI 구조를 적용하여 고집적 반도체소자의 안정된 동작특성을 확보할 수 있도록 한 반도체소자의 트랜지스터 제조 방법을 제공함에 있다.
도 1 내지 도 5는 프로파일드 트리플 웰 구조를 갖는 반도체소자의 트랜지스터의 제조 방법을 설명하기 위한 트랜지스터의 웰 형성공정을 단계적으로 도시한 단면도들이다.
도 6내지 도 10은 본 발명에 의한 반도체소자의 트랜지스터 제조 방법을 설명하기 위한 트랜지스터의 웰 형성 공정을 단계적으로 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20, 25 : N-Well
30, 35 : N-Well 마스크 40 : Cell-Well
50 : Cell-Well 마스크 60, 62, 65 : P-Well
70, 75, 77 : P-Well 마스크 80 : 매립층
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상부에 제 1웰을 형성하기 위한 제 1웰 마스크를 형성하는 단계와, 제 1웰 마스크 전면에 제 2웰을 형성하기 위한 이온을 강하게 주입하여 제 1웰 마스크의 오픈영역에 매립층을 형성함과 아울러 제 1웰 마스크의 클로즈영역 하부에 제 2웰을 형성하는 단계와, 매립층 상부에 제 1웰 마스크를 통해 제 1웰을 형성하는 단계와, 제 1웰 영역에 순차적으로 프로파일드 트리플 웰을 형성하는 단계와, 제 2웰 영역 형성을 위한 제 2웰 마스크를 얇게 형성하여 낮은 에너지의 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명의 작용을 설명하면 다음과 같다.
제 1웰을 형성하기 전에 제 1웰 마스크를 통해 매립층과 제 2웰을 형성함으로써 제 1웰과 제 2웰간의 측면 절연을 확보할 수 있어 안정된 트랜지스터 동작특성을 확보할 수 있으며, 제 1웰 하부에 형성된 매립층에 의해 셀 트랜지스터등의 누설특성를 개선할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 6내지 도 10은 본 발명에 의한 반도체소자의 트랜지스터 제조 방법을 설명하기 위한 트랜지스터의 웰 형성 공정을 단계적으로 도시한 단면도들이다.
도 6과 같이 기판(10) 상부에 N-Well(20)을 형성함은 물론 P+ 매립층(80)과 P-Well(62)을 형성하기 위한 N-Well 마스크(30)를 형성한다. 이 N-Well 마스크(30)는 감광막 또는 SiO2, 폴리실리콘, 폴리게르마늄등으로 두께는 1㎛∼5㎛로 조절하고 상부의 선폭이 하부의 선폭보다 좁게 경사지도록 형성하여 이 N-Well 마스크(30)를 관통하여 P-Well(62)을 형성하기 위한 이온이 충분히 주입되어 하부에 P-Well(62)이 형성될 수 있도록 한다.
그런다음 N-Well 마스크(30)에 전자빔이나 자외선빔, 50℃∼300℃의 범위에서의 열공정을 이용하여 베이킹하여 마스크의 토폴로지 및 밀도를 안정화시킨 후 B 또는 BF2이온을 고에너지로 주입하여 N-Well 마스크(30)의 오픈영역의 깊은 위치에 P+ 매립층(80)이 형성되고 N-Well 마스크(30)의 클로즈영역 하부에는 P-Well(62)이 형성된다. 이 P+ 매립층(80)과 P-Well(62)과의 사이에는 N-Well 마스크(30)가 상부와 하부의 선폭이 다르게 형성되어 P+ 매립층(80)과 P-Well(62)사이를 절연시키게 된다.
이후 N-Well 마스크(30)를 이용하여 N-Well(20) 을 형성하게 된다.
그런다음 N-Well 마스크(30)를 제거한 후 800℃∼1300℃의 범위에서 1초∼2시간 동안 열처리를 하여 웰형성시 발생된 결함을 제거하게 된다.
위와 같이 BILLI 구조를 형성한 후 종래의 프로파일드 트리플 웰 구조를 형성하는 방법과 동일하게 웰을 형성한다.
그리고 도 7과 같이 Cell 트랜지스터를 형성하기 위해 Cell-Well 마스크(50)를 이용하여 N-Well(20)에 Cell-Well(40)을 형성하다. 그리고 도 8과 같이 NMOS를 형성하기 위한 P-Well(60)을 N-Well(20)에 P-Well 마스크(70)를 이용하여 형성한다. 그리고 도 9와 같이 PMOS를 형성하기 위한 N-Well(25)을 N-Well(20)에 N-Well 마스크(35)를 이용하여 형성한다. 그런다음 도 10과 같이 NMOS를 형성하기 위한 P-Well(65)을 P-Well 마스크(75)를 이용하여 형성한다. 그런다음 P-Well 마스크(75)를 제거한 후 300℃∼1300℃에서 1초∼2시간 동안 열처리를 진행하여 웰 형성시 발생된 결함을 제거한다.
도 10에서 P-Well(65)을 형성할 때 BILLI 구조의 형성시 이미 1차로 형성되었기 때문에 낮은 이온 에너지를 주입하게 된다. 따라서, P-Well 마스크(77)의 두께는 상대적으로 얇게 형성하게 된다.
상기한 바와 같이 본 발명은 반도체소자가 고집적화됨에 따라 각 트랜지스터의 크기가 감소되고, 이러한 트랜지스터를 구성하는 웰의 형성시 웰지역간의 완벽한 절연이 필요하게 됨에 따라 웰을 프로파일드 트리플 웰구조로 형성하면서 BILLI구조를 적용하여 안정된 트랜지스터 동작 특성을 확보할 수 있도록 하며 웰 하부에 매립층을 형성하여 셀 트랜지스터의 누설특성을 개선할 수 있다는 이점이 있다.
또한, 웰의 형성시 마스크의 두께를 조절하여 처리율이 증가되며 수율이 증가된다는 이점이 있다.
Claims (6)
- 반도체 기판 상부에 제 1웰을 형성하기 위한 제 1웰 마스크를 형성하는 단계와,상기 제 1웰 마스크 전면에 제 2웰을 형성하기 위한 이온을 강하게 주입하여 상기 제 1웰 마스크의 오픈영역에 매립층을 형성함과 아울러 제 1웰 마스크의 클로즈영역 하부에 제 2웰을 형성하는 단계와,상기 매립층 상부에 상기 제 1웰 마스크를 통해 제 1웰을 형성하는 단계와,상기 제 1웰 영역에 순차적으로 프로파일드 트리플 웰을 형성하는 단계와,상기 트리플 웰을 형성한 전면에 제 2웰 영역 형성을 위한 제 2웰 마스크를 얇게 형성하여 낮은 에너지의 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1웰 마스크는감광막, SiO2, 폴리실리콘, 폴리게르마늄 중 적어도 어느 하나인 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1웰 마스크는1㎛∼5㎛ 두께로 상부의 선폭이 하부의 선폭보다 좁도록 경사지게 형성된 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1웰 마스크를 형성한 후 전자빔이나 자외선빔, 50℃∼300℃의 범위에서의 열공정을 이용하여 베이킹하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1웰 마스크를 제거한 후 800℃∼1300℃의 범위에서 1초∼2시간 동안 열처리를 하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 2웰 마스크를 제거한 후 300℃∼1300℃에서 1초∼2시간 동안 열처리하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
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