KR19980084215A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
CMOS 구조의 PN 접합 분리 구조에서 능동적 기생 효과로 인한 래치-업 등으로 인해 소자가 오동작되는 것과 트랜지스터간의 절연막을 로코스(LOCOS) 방식으로 성장시켜 접합 영역 및 활성 영역의 감소를 초래하여 불안정한 문턱 전압을 유지하는 문제점을 해결하여 함.
3. 발명의 해결 방법의 요지
실리콘 기판 상부에 산화막 및 폴리실리콘을 형성한 OPS 구조를 이용하여 트랜지스터를 제조하되 붕소 이온을 채널 스톱으로 사용하고 붕소가 함유된 BSG막을 형성함.

Description

반도체 소자의 트랜지스터 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소오스/드레인 접합 영역 사이의 직류 저항을 감소시켜 소자의 구동 전류를 증가시키고, 트랜지스터간의 절연막을 트렌치 구조로 형성하여 안정적인 문턱 전압을 유지시키며, 접합 영역의 축소를 방지하여 원하는 소자의 특성을 유지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
종래의 CMOS 구조의 PN 접합 분리 구조에서는 기생 MOS 트랜지스터, 기생 바이폴라(bipolar) 트랜지스터등의 능동적 기생 효과로 인한 래치-업(latch-up) 등으로 인해 소자가 오동작되는 경우가 많았다. 또한, 트랜지스터간의 절연막을 로코스(LOCOS) 방식으로 성장시켜 접합 영역 및 활성 영역의 감소를 초래하므로 불안정한 문턱 전압을 유지하게 되었다.
따라서, 본 발명은 래치-업(latch-up) 특성을 제거하고 낮은 구동 전류로도 소자를 구동시킬 수 있어 칩 사이즈의 감소 및 고집적화를 이룰 수 있으므로 기존의 CMOS의 단점을 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제 1 폴리실리콘막 상부의 선택된 영역에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 제 1 폴리실리콘막 및 산화막을 실리콘 기판이 노출될 때까지 식각하여 트렌치를 형성하는 단계와, 상기 감광막 패턴을 이온 마스크로 노출된 실리콘 기판에 붕소 이온을 주입하는 단계와, 상기 감광막 패턴을 제거하고 전체 구조 상부에 BSG막을 증착한 후 어닐링 공정을 실시하는 단계와, 상기 BSG막을 상기 제 1 폴리실리콘막의 계면과 평행하게 되도록 전면 식각하는 단계와, 상기 제 1 폴리실리콘막의 선택된 영역을 식각하여 게이트 영역을 형성하는 단계와, 전체 구조 상부에 게이트 산화막을 성장시킨 후 제 2 폴리실리콘막을 증착하는 단계와, 상기 제 2 폴리실리콘막 상부에 인을 이온 주입하는 단계와, 상기 제 2 폴리실리콘막 및 게이트 산화막의 선택된 영역을 제외한 나머지 부분을 제거하여 게이트 전극 패턴을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도면의 주요 부분에 대한 부호 설명
11 : 실리콘 기판 12 : 산화막
13 : 제 1 폴리실리콘막 14 : 감광막
15 : 트렌치 16 : BSG막
17 : 게이트 산화막 18 : 제 2 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)는 실리콘 기판(11) 상부에 약 2000Å의 두께로 산화막(12)을 형성하고, 산화막(12) 상부에 약 5000Å의 두께로 제 1 폴리실리콘막(13)을 형성하여 옥사이드 폴리실리케이트(Oxide PolySilicate: 이하 OPS라 함) 구조를 형성한 단면도이다.
도 1(b)에 도시된 바와 같이 제 1 폴리실리콘막(13) 상부에 감광막(14)을 증착한다. 노광 및 식각 공정을 실시하여 감광막(14)의 선택된 영역을 제거하여 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 제 1 폴리실리콘막(13) 및 산화막(12)을 실리콘 기판(11)이 노출될 때까지 식각하여 NMOS와 PMOS 또는 트랜지스터간을 분리하기 위한 트렌치(15)를 형성한다. 이후 감광막 패턴을 이온 마스크로 붕소 이온을 주입하여 채널 스톱 이온의 역할을 수행하도록 한다.
도 1(c)에 도시된 바와 같이 이온 주입 후 마스크로 사용된 감광막(14)을 습식 식각으로 제거한다. 전체 구조 상부에 붕소가 첨가된 BSG막(16)을 8000∼9000Å정도 증착한 후 불활성 가스 분위기에서 약 850℃의 온도로 1시간 정도 어닐링을 실시한다. 그후 BSG막(16)을 제 1 폴리실리콘막(13)의 계면과 평행하게 되도록 전면 식각한다.
도 1(d)에 도시된 바와 같이 감광막(도시않됨)을 증착한 후 마스크 공정 및 식각 공정을 실시하여 제 1 폴리실리콘막(13) 상부의 선택된 영역을 400Å 정도 식각하여 게이트 영역을 형성한 후 감광막(도시않됨)을 제거한다. 이때 게이트 채널 폭은 0.45㎛를 유지하도록 한다. 전체 구조 상부에 약 200Å의 두께로 게이트 산화막(17)을 성장한 후 약 3000Å의 두께로 제 2 폴리실리콘막(18)을 증착한다. 이때 제 2 폴리실리콘막(18)은 게이트 전극으로 사용되는 것으로 저항을 낮추기 위해 인을 도우핑한다.
도 1(e)는 제 2 폴리실리콘막(18) 및 게이트 산화막(17)의 선택된 영역에 게이트 전극 패턴을 형성한 단면도이다.
본 발명에 따른 OPS MOS 트랜지스터는 기존의 LOCOS 방식에 의한 CMOS 트랜지스터에 비해 차단막의 크기가 현저히 작고 LOCOS 방식에 의한 필드 산화막 형성시 파생되는 버즈빅 현상이 발생하지 않으며, 채널 스톱 이온이 필드와 활성 영역에서 만나는 모서리 측면에서 확산이 일어나 다른 지역보다 문턱 전압을 크게 만들어 채널 폭이 줄어드는 현상도 일어나지 않는다. 그리고, BSG막 하단에 채널 스톱 이온으로 붕소를 주입하고 붕소가 함유된 BSG막을 이용하여 후속 어닐링을 실시하여 안정적인 이온 확산을 유도하여 안정적으로 문턱 전압을 제어할 수 있다. 또한, 소오스/드레인 접합 영역이 형성되는 폴리실리콘층의 두께를 5000Å으로 함으로써 안정적으로 채널을 형성시켜 래치-업 특성을 개선하고 트렌치 구조를 이용하여 종래 채널 영역보다 큰 채널을 유지시켜 접합 영역에서의 직렬 저항을 감소시키므로 소자의 구동 전류 및 속도를 현저히 향상시키는 장점이 있어 고집적 메모리 소자의 개발에 용이하게 활용할 수 있다.

Claims (7)

  1. 실리콘 기판 상부에 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와,
    상기 제 1 폴리실리콘막 상부의 선택된 영역에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 제 1 폴리실리콘막 및 산화막을 실리콘 기판이 노출될 때까지 식각하여 트렌치를 형성하는 단계와,
    상기 감광막 패턴을 이온 마스크로 노출된 실리콘 기판에 붕소 이온을 주입하는 단계와,
    상기 감광막 패턴을 제거하고 전체 구조 상부에 BSG막을 증착한 후 어닐링 공정을 실시하는 단계와,
    상기 BSG막을 상기 제 1 폴리실리콘막의 계면과 평행하게 되도록 전면 식각하는 단계와,
    상기 제 1 폴리실리콘막의 선택된 영역을 식각하여 게이트 영역을 형성하는 단계와,
    전체 구조 상부에 게이트 산화막을 성장시킨 후 제 2 폴리실리콘막을 증착하는 단계와,
    상기 제 2 폴리실리콘막 상부에 인을 이온 주입하는 단계와,
    상기 제 2 폴리실리콘막 및 게이트 산화막의 선택된 영역을 제외한 나머지 부분을 제거하여 게이트 전극 패턴을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 BSG막은 붕소 이온이 첨가된 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항에 있어서, 상기 산화막은 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 폴리실리콘은 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 1 항에 있어서, 상기 어닐링 공정은 불활성 가스 분위기에서 약 850℃의 온도로 1시간 정도 실시하는 것을 특징으로 하는 반도체 소자으 트랜지스터 제조 방법.
  6. 제 1 항에 있어서, 상기 게이트 산화막은 200Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 3000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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