KR19980057015A - 전계 효과 트랜지스터 제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법

2. 발명이 해결하려고 하는 기술적 과제

종래의 표면 채널 구조의 전계 효과 트랜지스터는 반도체 장치의 고집적화에 따라 채널 길이가 짧아지면서 붕괴 전압 특성이 불안정해지고, 펀치 쓰루 및 핫 캐리어 효과 등의 특성이 악화되는 문제점이 있으며 또한, 게이트 전극 패턴에 의한 단차는 후속 마스크 공정시 낫칭을 유발하는 요인이 되어 반도체 장치의 신뢰도 및 제조 수율을 저하시키는 문제점이 있었음.

3. 발명의 해결방법의 요지

본 발명은 트렌치를 사용하여 T형 게이트 전극 또는 매몰 게이트 전극을 형성함으로써 동작 특성을 개선하는 전계 효과 트랜지스터 제조 방법을 제공하고자 함.

4. 발명의 중요한 용도

전계 효과 트랜지스터 및 상보형 전계 효과 트랜지스터 제조에 이용됨.

Description

전계 효과 트랜지스터 제조방법

본 발명은 전계 효과 트랜지스터 제조방법에 관한 것으로, 특히 고집적 반도체 장치 제조시 트렌치를 이용한 전계 효과 트랜지스터 제조방법에 관한 것이다.

종래에는 주로 저농도 도핑 드레인 구조의 전계 효과 트랜지스터를 제조하였는데, 그 제조 공정을 살펴보면 먼저, 소자 분리막이 형성된 실리콘 기판 상부에 게이트 산화막을 형성하고, 그 상부에 고농도의 n형 불순물로 도핑된 폴리 실리콘막을 증착한 후, 그 상부에 포토레지스트를 도포하고, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각장벽으로하여 폴리 실리콘막을 선택적 식각함으로써 게이트 전극을 형성한다.

계속하여, 포토레지스트 패턴을 제거하고, n^-소오스/드레인 형성을 위한 저농도의 n형 불순물 이온주입을 실시한다.

다음으로, 전체구조 상부에 스페이서 형성을 위한 산화막을 화학 기상 증착방식을 사용하여 증착하고, 이를 전면성 건식 식각하여 게이트 전극 측벽에 스페이서 산화막을 형성한다.

끝으로, 고농도의 n형 불순물 이온주입을 실시하고, 열처리를 실시하여 실리콘 기판 상에 n⁺소오스/드레인을 형성한다.

상기와 같은 공정을 통해 제조되는 종래의 표면 채널 구조의 전계 효과 트랜지스터는 반도체 장치의 고집적화에 따라 채널 길이가 짧아지면서 붕괴 전압 특성이 불안정해지고, 펀치 쓰루(punch through) 및 핫 캐리어(hot carrier) 효과 등의 특성이 악화되는 문제점이 발생될 수 있다.

또한, 게이트 전극 패턴에 의한 단차는 후속 마스크 공정시 낫칭을 유발하는 요인이 되어 반도체 장치의 신뢰도 및 제조 수율을 저하시킨다.

본 발명은 트렌치를 사용하여 T형 게이트 전극 또는 매몰 게이트 전극을 형성함으로써 동작 특성을 개선하는 전계 효과 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 공정 단면도,

도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터 제조 공정 단면도

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 실리콘 기판 11, 21 : 소자 분리막

12a, 12b, 16 : 포토레지스트패턴 13a, 22a : n-웰

13b, 22b : p-웰 14 : p- 활성 영역

14a : p^-소오스 14b : p^-드레인

14c, 23a : p⁺소오스 14d, 23b : p⁺드레인

15a : n^-소오스 15b : n^-드레인

15c, 23c : n⁺소오스 15d, 23d : n⁺드레인

17, 24 : 게이트 산화막 18 : T형 게이트 전극

19 : 산화막 스페이서 25 : 폴리 실리콘막

26 : 게이트 전극

상기와 같은 목적을 달성하기 위하여 본 발명은 소정의 소자 분리막이 형성된 반도체 기판 상에 소오스/드레인 형성을 위한 저농도의 불순물 영역을 형성하는 단계, 상기 저농도의 불순물 영역의 소정 부위를 트렌치 식각하여 저농도 도핑 소오스/드레인을 형성하는 단계, 전체구조 상부에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상부에 폴리 실리콘막을 형성하고, 게이트 전극 형성을 위한 마스크를 사용하여 상기 폴리 실리콘막을 선택적 식각하여 T형 게이트 전극을 형성하는 단계, 상기 T형 게이트 전극 양 측벽에 저농도 도핑 드레인 구조 형성을 위한 스페이서 패턴을 형성하는 단계 및 상기 저농도 도핑 소오스/드레인 상에 고농도의 불순물 이온주입을 실시하여 고농도 도핑 소오스/드레인을 형성하는 단계를 포함하여 이루어진다.

또한, 본 발명은 소정의 소자 분리막이 형성된 반도체 기판 상에 소오스/드레인 형성을 위한 불순물 영역을 형성하는 단계, 상기 불순물 영역의 소정 부위를 트렌치 식각하여 소오스/드레인을 형성하는 단계, 전체구조 상부에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상부에 폴리 실리콘막을 형성하고, 이를 에치백하여 상기 트렌치 내부에 게이트 전극을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 도 1a 내지 도 1h는 상보형 트랜지스터 제조를 예로한 본 발명의 일실시예에 따른 공정도로써 이하, 이를 참조하여 본 발명의 일실시예를 상술한다.

먼저, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상부에 소정의 소자 분리막(11)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이 n-웰 형성을 위한 포토레지스트 패턴(12a)을 형성하고, 이를 이온주입 장벽으로하여 실리콘 기판(10) 상에 n형 불순물을 이온주입하여 n-웰(13a)을 형성한 다음, 저농도의 p형 불순물을 n-웰(13a) 상에 이온주입하여 p-활성 영역(14)을 형성한다.

이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(12a)을 제거한 후, p-웰 형성을 위한 포토레지스트 패턴(12b)을 형성하고, 이를 이온주입 장벽으로하여 p형 불순물을 이온주입하여 실리콘 기판(10) 상에 p-웰(13b)을 형성한 다음, 저농도의 n형 불순물을 p-웰(13b) 상에 이온주입하여 n^-활성 영역(15)을 형성한다.

계속하여, 도 1d에 도시된 바와 같이 포토레지스트 패턴(12b)을 제거하고, 열처리를 실시한 다음, 게이트 형성 부위에 트렌치를 형성하기 위한 포토레지스트 패턴(16) 형성하고, 이를 식각 장벽으로하여 p^-활성 영역(14) 또는 n^-활성 영역(15)을 선택적 식각하여 트렌치를 형성함으로써 p^-소오스/드레인(14a, 14b), n^-소오스/드레인(15a, 15b)을 형성한다.

다음으로, 도 1e에 도시된 바와 같이 포토레지스트 패턴(16)을 제거하고, 문턱 전압 이온주입을 실시한다. 문턱 전압 이온주입은 소오스/드레인 사이의 채널 특성을 확보하기 위하여 실시되는데 소오스/드레인과 다른 극성의 불순물을 이온주입한다. 여기서, P형 전계 효과 트랜지스터의 경우에는 매몰 채널 형성을 위해 같은 극성의 불순물을 이온주입한다. 이온주입 마스크 공정은 언급하지 않았다.

이어서, 도 1f에 도시된 바와 같이 전체구조 상부에 게이트 산화막(17)을 성장시키고, 그 상부에 폴리 실리콘막을 증착한 다음, 게이트 전극 형성을 위한 포토레지스트 패턴을 사용하여 폴리 실리콘막을 선택적 식각함으로써 T형 게이트 전극(18)을 형성한다.

계속하여, 도 1g에 도시된 바와 같이 전체구조 상부에 산화막을 증착하고, 이를 전면성 식각함으로써 저농도 도핑 드레인 구조를 형성하기 위한 산화막 스페이서(19)를 T형 게이트 전극(18) 양 측벽에 형성한다.

끝으로, 도 1h에 도시된 바와 같이 p^-소오스/드레인(14a, 14b) 상에 고농도의 p형 불순물을 이온주입하여 p⁺소오스/드레인(14c, 14d)을 형성하고, n^-소오스/드레인(15a, 15b) 상에 고농도의 n형 불순물을 이온주입하여 n⁺소오스/드레인(15c, 15d)을 형성하여 상보형 전계 효과 트랜지스터 제조를 완료한다. 이때, 이온주입 마스크 공정은 언급하지 않았다. 여기서, 트렌치 식각된 부분의 T형 게이트 전극(18) 사이의 저농도 도핑 영역 증가로 채널 영역의 전계가 감소되어 붕괴 전압의 안정화하고, 펀치 쓰루 및 핫 캐리어 현상의 개선을 기대할 수 있다.

이하, 첨부된 도면 도 2a 및 도 2b를 참조하여 본 발명의 다른 실시예를 상술한다.

우선, 상기한 일실시예의 상보형 전계 효과 트랜지스터 제조 공정 중 도 1a 내지 도 1e까지의 공정은 동일하게 진행한다.(단, 도 1d에 나타난 저농도 불순물 이온주입이 고농도 불순물 이온주입으로 바뀐다.)

다음으로, 도 2a에 도시된 바와 같이 전체구조 상부에 게이트 산화막(24)을 성장시키고, 전체구조 상부에 폴리 실리콘막(25)을 증착한다.

미설명 도면 부호 20은 실리콘 기판, 22a는 n-웰, 22b는 p-웰, 23a는 p⁺소오스, 23b는 p⁺드레인, 23c는 n⁺소오스, 23d는 n^-드레인을 각각 나타낸 것이다.

이어서, 도 2b에 도시된 바와 같이 폴리 실리콘막(25)을 에치백하여 트렌치 내에 매립된 게이트 전극(26)을 형성한다. 여기서, 게이트 전극(26)에 의한 단차가 없으므로, 후속 공정시 낫칭 문제를 완화할 수 있다.

상기한 본 발명의 실시예에 나타난 본 발명은 상보형 전계 효과 트랜지스터 뿐만 아니라, 몇가지 마스크 공정 및 이온 주입 공정을 생략하여 통상적인 전계 효과 트랜지스터에 적용 가능함이 명백하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와 같이 본 발명을 실시하면 트렌치 식각된 부분의 T형 게이트 전극 사이의 저농도 도핑 영역 증가로 채널 영역의 전계가 감소되어 붕괴 전압의 안정화하고, 펀치 쓰루 및 핫 캐리어 현상이 개선된 전계 효과 트랜지스터 또는 상보형 전계 효과 트랜지스터를 형성할 수 있다.

또한, 본 발명의 다른 실시예와 같이 본 발명을 실시하면 게이트 전극에 의한 단차를 없애주므로써 후속 마스크 공정시 낫칭(notching) 현상을 완화하는 효과가 있다.

Claims (4)

1. 소정의 소자 분리막이 형성된 반도체 기판 상에 소오스/드레인 형성을 위한 저농도의 불순물 영역을 형성하는 단계, 상기 저농도의 불순물 영역의 소정 부위를 트렌치 식각하여 저농도 도핑 소오스/드레인을 형성하는 단계, 전체구조 상부에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상부에 폴리 실리콘막을 형성하고, 게이트 전극 형성을 위한 마스크를 사용하여 상기 폴리 실리콘막을 선택적 식각하여 T형 게이트 전극을 형성하는 단계, 상기 T형 게이트 전극 양 측벽에 저농도 도핑 드레인 구조 형성을 위한 스페이서 패턴을 형성하는 단계 및 상기 저농도 도핑 소오스/드레인 상에 고농도의 불순물 이온주입을 실시하여 고농도 도핑 소오스/드레인을 형성하는 단계를 포함하여 이루어진 전계 효과 트랜지스터 제조방법.
2. 제 1 항에 있어서, 상기 저농도 도핑 소오스/드레인을 형성하는 단계 이후에 상기 트렌치 저면에 채널 이온주입을 실시하는 단계를 더 포함하여 이루어진 전계 효과 트랜지스터 제조방법.
3. 소정의 소자 분리막이 형성된 반도체 기판 상에 소오스/드레인 형성을 위한 불순물 영역을 형성하는 단계, 상기 불순물 영역의 소정 부위를 트렌치 식각하여 소오스/드레인을 형성하는 단계, 전체구조 상부에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상부에 폴리 실리콘막을 형성하고, 이를 에치백하여 상기 트렌치 내부에 게이트 전극을 형성하는 단계를 포함하여 이루어진 전계 효과 트랜지스터 제조방법.
4. 제 3 항에 있어서, 상기 소오스/드레인을 형성하는 단계 이후에 상기 트렌치 저면에 채널 이온주입을 실시하는 단계를 더 포함하여 이루어진 전계 효과 트랜지스터 제조방법.