KR100219073B1 - 전계 효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
고집적 소자의 트랜지스터는 단채덜 효과를 억제하고, 소오스/드례인의 기생 정전 용량 및 직렬 저항을 줄이는 것이 중요한 관건인데, 종래의 SOI형 전계 효과 트랜지스터는 이상적인 구조를 가지고 있음에도 부유체 효과 등의 단점이 있으며, 통상의 실리큰 기판을 이용한 소자에서도 이를 감소시키기 위한 공정 및 구조들이 제시되고 있으나, 또 다른 문제점을 야기하며 공정 단계가 매우 복잡하다는 단점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 폴리 실리콘막을 사용하여 활성 영역을 두텁게 형성함으로써 기생 정전 용량 및 직렬 저항을 크게 감소시키고, 단채널 효과를 개선하는 전계 효과 트랜지스터 및 그 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
고집적 반도체 장치의 전계 효과 트랜지스터 제조에 이용됨.
Description
본 발명은 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로, 특히 동작 특성이 우수한 SOI(Silicon On Insulator)형의 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
이하, 첨부된 도면 도 1A 내지 도 1C를 참조하여 종래 기술 및 그 문제점을 살펴본다.
먼저, 도 1A에 도시된 바와 같이 하부 실리콘층(10), 매몰 산화막(11) 및 상부 실리콘충(12)으로 이루어진 S0I 기판의 상부 실리콘층(12)의 소정 부위에 소자 분리막(13)을 형성한다.
다음으로, 도 1B에 도시된 바와 같이 전체구조 상부에 게이트 산화막(14)을 성장시키고, 그 상부에 폴리 실리콘막을 증착한 후, 고농도의 n형 불순물로 도핑시킨다. 계속하여, 그 상부에 포토레지스트를 도포하고, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각 장벽으로하여 폴리실리콘막 및 게이트 산화막(14)을 선택적 식각함으로써 게이트 전극(15)올 형성한다.
끝으로, 도 1C에 도시된 바와 같이 포토레지스트 패턴을 제거하고, 고농도의 n형 불순물 이온주입을 설시하고, 열처리를 실시하여 상부 실리콘충(12) 상에 n+ 소오스/드레인(16a,16b)을 형성한다.
게이트의 길이가 0.5側 이하로 요구되는 고집적 반도체 장치의 전게 효과 트랜지스터에서는 단채널 효과를 억제하고, 기생적인 소오스/드레인 접합 정전용량을 줄이고, 소오스/드레인을 직렬 저항을 줄이는 것이 중요한 관건이다.
그러나, 상기와 같은 공졍을 통해 제조된 종래의 SOI형 전계 효과 트랜지스터는 자체로 매우 이상적인 구조를 가지고 있으나, 소오스/드레인 영역이 얇게 형
성되어 소오스/드레인 직렬 저항이 크고, 부유체 효과(floating body effect) 등이 발생하는 단점이 있다.
또한, 통상의 실리콘 기판을 이용한 소자에서도 이를 감소시키기 위한 공정 및 구조들이 제시되고 있으나, 또 다른 문제점을 야기하며 공정 단계가 매우 복잡하다는 단점이 있다.
본 발명은 폴리 실리큰막을 사용하여 활성 영역을 두텁게 형성함으로써 기생정전용량 및 직럴 저항을 크게 감소시키고, 단채널 효과를 개선하는 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1c도는 종래 기술에 따른 전계 효과 트랜지스터 제조 공정 단면도.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 하부 실리콘층 11, 21 : 매몰 산화막
12 : 상부 실리콘층 13, 22 : 소자 분리막
14, 26 : 게이트 산화막 15, 27 : 게이트 전극
16a, 23c : n+소오스 16b, 23d : n+드레인
20 : 실리콘 기판 21 : p-웰
23 : p+영역 23a : n-소오스
23b : n-드레인 24 : 폴리 실리콘막
24a : 폴리 실리콘막 패턴 25 : 포토레지스트 패턴
28 : 스페이서 산화막 29 : 자기 정렬 실리사이드막
상기와 같은 목적을 달성하기 위하여 본 발명은 고농도 도핑 소오스/드레인, 저농도 소오스/드레인, 채널 영역, 게이트 절연막, 게이트 전극 및 스페이서 산화막을 포함하여 구성되는 통상적인 저농도 도핑 드레인 구조의 전계 효과 트랜지스터에 있어서, 상기 고농도 도핑 소오스/드레인 상부에 형성되되, 상기 고농도 도핑 소오스/드레인과 같은 불순물 농도 및 극성으로 도핑된 폴리 실리콘막 패턴을 더 포함하여 구성한다.
또한, 본 발명은 소자분리 영역과 활성 영역이 형성된 반도체 기판 상에 고농도의 제1 불순물을 이온주입하여 고농도의 제1 불순물 영역을 형성하는 단계; 전체구조 상부에 폴리 실리콘막을 형성하고, 상기 활성 영역 상에 위치하도록 상기 폴리 실리콘막을 선택적 식각하여 폴리 실리콘막 패턴을 형성하는 단계;상기 폴리 실리콘막 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 폴리 실리콘막 패턴 및 상기 활성 영역 상에 저농도의 제2 불순물 영역을 형성하는 단계; 상기 게이트 전극 측벽 부위에 스페이서 산학막을 형성하는 단계, 및 고농도의 제2 불순물 이온주입을 실시하여 상기 저농도의 제2 불순물 영역 및 그 하부의 반도체기판의 일부에 고농도의 제2 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 침부된 도면 도 2a 내지 도 2c를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(20) 상에 p-웰(21)을 형성하고, 소자 분리막(22)을 형성한 다음, p-웰(21) 상에 고농도의 BF2를 이온주입한다.
이어서, 도 2B에 도시된 바와 같이 열처리를 실시하고, 폴리 설리콘막(24)을 약 500A 내지 약 2000A의 얇은 두꼐로 증착하고, 그 상부에 활성 영역 형성을 위한 포토레지스트 패턴(25)을 형성한다. 미설명 도면 부호 23은 p+영역을 나타낸 것이다.
다음으로, 제2c도에 도시된 바와 같이 포토레지스트 패턴(25)을 식각 장벽으로 하여 폴리 실리콘막(24)을 선택적 식각한다. 이때, 형성된 폴리 실리큰막 패턴(24a)은 소자 분리막(22)에 의해 구분된 활성 영역 상부에 위치하며, 이후의 공정을 통해 접합 영역이 형성될 부위이다. 게속하여, 전체구조 상부에 게이트 산화막(26)을 형성하고, 그 상부에 게이트 전극 형성을 위한 고농도의 n형 불순물이 도핑된 제2 폴리 실리큰막을 증착한 다음, 게이트 전극 형성을 위한 포토레지스트 패턴을 사용하여 제2 폴리 실리큰막 및 게이트 산화막(26)을 패터닝하여 케이트 전극(27)을 형성하고, 저농도 도핑 드레인 구조를 형성하기 위한 저농도의 n형 불순물 이온주입을 실시한다. 이때, 이온주입은 앎은 폴리 실리큰막 패턴(24a) 및 기판 상에 도달하도록 이온주입 에너지를 조절한다.
이어서, 제2d도에 도시된 바와 같이 저농도 도핑 드레인 구조를 형성하기 위한 산화막을 전체구조 상부에 증착하고, 이를 전면성 식각하여 스페이서 산화막(28)을 헝성한 다음, 기판 상에 소오스/드레인 형성을 위한 고농도의 n형 불순물을 이온주입한다. 이때, 이온주입 에너지를 조절하여 상기 기판 상의 p-웰(21)의 일부까지 도핑되도록 한다.
끝으로, 도 2E에 도시된 바와 같이 코발트(Co) 또는 티타늄(Ti)를 사용하여 스페이서 산화막(28)으로 차폐되지 않은 전체구조 표면에 걸쳐 자기 정렬 실리사이드막(29)을 형성한다.
미설명 도면 부호 23a,23b는 n- 소오스/드레인·,23c,23d는 n+ 소오스/드레인을 각각 나타낸 것이다.
상기한 본 발명의 일실시에에 나타난 본 발명에 따라 형성된 전계 효과 트랜지스터는 실리콘 기판 상부에 폴리 실리콘막을 더 형성하여 활성 영역을 두텁게 형성할 수 있어 종래 SOI 웨이퍼 사용할 때의 단점을 보완할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변겅이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 단채널 효과를 억제할 수 있으며, 낮은 소오스/드레인 정전용량 및 직렬 저항을 가지는 전계 효과 트랜지스터 제조를 가능하게 한다.
또한, 본 발명은 핫 캐리어 붕괴 특성 개선 및 낮은 문턱 전압 특성을 기대할 수 있다.
Claims (8)
- 고농도 도핑 소오스/드레인, 저농도 소오스/드레인, 채널 영역, 케이트 절연막, 게이트 전극 및 스페이서 산화막을 프함하여 구성되는 통상적인 저농도 도핑드레인 구조의 전계 효과 트랜지스터에 있어서, 상기 고농도 도핑 소오스/드레인 상부에 형성되只√ 상기 고농도 도핑 소오스/드레인과 같은 불순물 농도 및 극성으로 도핑된 폴리 실리콘막 패턴을 더 포함하여 구성되는 전계 효과 트랜지스터.
- 제 1항에 있어서, 상기 폴리 실리콘막 패턴은 약 500A 내지 약 2000A 두게인 것을 특징으로 하는 전계 효과 트랜지스터.
- 소자분리 영역과 활성 영역이 형성된 반도체 기판 상에 고농도의 제1 불순물을 이온주입하여 고농도의 제1 불순물 영역을 형성하는 단계; 전체구조 상부에 폴리 실리콘막을 형성하고, 상기 활성 영역 상에 위치하도록 상기 폴리 실리콘막을 선택적 식각하여 폴리 실리콘막 패턴을 형성하는 단계; 상기 폴리 실리큰막 상부에 게이트 절연막 및 게이트 전극올 형성하는 단계; 상기 폴리 실리콘막 페턴 및 상기 활성 영역 상에 저농도의 제2 불순물 영역을 형성하는 단계; 상기 게이트 전극 측벽 부위에 스페이서 산화막을 형성하는 단계, 및 고농도의 제2 불순물 이온주입올 실시하여 상기 저농도의 제2 불순물 영역 및 그 하부의 반도체 기판의 일부에 고농도의 제2 불순물 영역을 형성하는 단계를 포함하여 이루어진 전계 효과 트랜지스터 제조방법.
- 제 3 항에 있어서, 상기 고농도의 제2 불순물 영역을 형성하는 단계 이후에 상기 게이트 전극 및 상기 고농도의 제2 불순물 영역 상부에 자기 정렬 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
- 제 3 항 또는 제 4 항에 있어서, 상기 고농도의 제1 불순물 영역을 형성하는 단케 이후에 열처리를 실시하는 단계를 더 포함하는 것을 특징으로하는 전계 효과 박막 트랜지스터 제조방법.
- 제 3 항 또는 제 4 항에 있어서, 상기 폴리 실리콘막은 약 500A 내지 약 2000A 두께인 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
- 제 3 항 또는 제 4 항에 있어서, 상기 고농도의 제1 불순물은 BF2를 포함하는·것을 특징으로하는 전계 효과 트랜지스터 제조방법.
- 제 3 항 또는 제 4 항에 있어서, 상기 고농도의 제1 불순물은 인(P)를 프함하는 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
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