KR100223847B1 - 반도체 소자의 구조 및 제조 방법 - Google Patents

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Abstract

본 발명은 MOSFET에 관한 것으로, 특히 채널 영역의 도핑 프로파일을 달리하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 구조는 제 1 도전형의 반도체 기판과,상기 반도체 기판상에 형성된 게이트 전극과,상기 게이트 전극의 양측에 형성된 제 2 도전형의 소오스와 드레인 영역과,상기 게이트 전극 중앙 아래의 기판내에서 게이트 전극 양측 기판내보다 깊게 형성된 제 1 도전형의 채널 도핑 영역으로 이루어진다.

Description

반도체 소자의 구조 및 제조 방법
본 발명은 MOSFET에 관한 것으로, 특히 채널 영역의 도핑 프로파일을 달리하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.
반도체 소자 예를들면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 채널 길이가 짧아지면서 소자에 좋지 않은 영향을 주는 쇼트 채널 효과(Short Channel Effect)가 많이 발생하는데, 이를 개선하기 위한 많은 방법들이 제시되고 있다.
그 중에 하나가 채널 영역의 도핑 프로파일을 변화시켜 쇼트 채널 효과를 개선하는 방법인데, 대표적인 것으로 Halo Doping을 이용하는 것과 Pulse-shaped doping을 이용하는 것이 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 구조 단면도이다.
종래 기술의 반도체 소자의 구조에서 도 1a는 할로 도핑을 이용하여 쇼트 채널 효과를 개선하기 위한 구조를 나타낸 것으로, 트랜지스터의 채널 영역과 인접하는 소오스와 드레인의 엣지쪽을 소오스와 드레인의 반대 도전형으로 하이 도핑하여 소오스와 드레인을 감싸서 쇼트 채널 효과를 개선하는 것을 나타낸것이다.
Halo구조의 트랜지스터는 먼저, 제 1 도전형의 반도체 기판(1)의 채널 영역상에 형성되는 게이트 산화막(2),게이트 전극(3)과, 상기 게이트 산화막(2),게이트 전극(3)의 측면에 형성되는 게이트 측벽(4)과, 상기 게이트 측벽(4) 하측의 반도체 기판(1) 표면내에 형성되는 제 2 도전형의 저농도 S/D 영역(5)과, 상기 게이트 측벽(4)을 포함하는 게이트 전극(3)의 양측 반도체 기판(1)의 표면내에 형성되는 제 2 도전형의 고농도 S/D 영역(6)과, 상기 저농도 S/D 영역(5)을 감싸고 형성되는 제 1 도전형의 Halo 도핑 영역(7)을 포함하여 구성된다.
상기의 Halo구조를 형성하기 위한 방법으로는 게이트 산화막상의 게이트 전극을 형성한후에 0 ∼ 45도(degree)로 소오스와 드레인의 반대 도전형 불순물 이온을 주입하는 것과, 게이트 사이드월 스페이서를 형성한후에 틸트 이온 주입(∼45도)을 하는 방법이 있다. 이때, nMOS의 경우에는 B 또는 BF2를 사용한다.
이와 같은 Halo 구조의 트랜지스터는 드레인 영역을 그와 반대 도전형의 하이 도핑 영역으로 감싸기 때문에 드레인 바이어스에 의한 디플리션 영역의 확장을 억제할 수 있게 하여 쇼트 채널에서의 펀치드로우 현상의 발생을 억제시키고 DIBL(Drain Induced Barrier Lowering)을 줄이게된다.
그리고 도 1b는 Pulse-Shaped 도핑 채널(또는 SSR(Super Steep Retrograde)채널)의 트랜지스터를 나타낸 것으로, 채널 영역의 도핑 프로파일을 게이트 산화막과 닿는 표면은 도핑 농도를 낮게하고 그 아래쪽의 일정 깊이는 도핑 농도를 높게한 것이다.
Pulse-Shaped 도핑 채널 구조의 트랜지스터는 제 1 도전형의 반도체 기판(1)의 채널 영역상에 형성되는 게이트 산화막(2),게이트 전극(3)과, 상기 게이트 산화막(2),게이트 전극(3)의 측면에 형성되는 게이트 측벽(4)과, 상기 게이트 측벽(4) 하측의 반도체 기판(1) 표면내에 형성되는 제 2 도전형의 저농도 S/D 영역(5)과, 상기 게이트 측벽(4)을 포함하는 게이트 전극(3)의 양측 반도체 기판(1)의 표면내에 형성되는 제 2 도전형의 고농도 S/D 영역(6)과, 상기 게이트 산화막(2)과 맞닿는 부분의 저농도 도핑 영역의 하측으로 형성되는 제 1 도전형의 Pulse-Shaped 도핑 영역(8)을 포함하여 구성된다.
이와 같은 Pulse-Shaped 도핑 채널 구조의 트랜지스터에서는 드레인 바이어스에 의한 디플리션 영역의 확장을 억제하기 위하여 소오스/드레인 접합 깊이 부근에 하이 도핑 영역을 형성한 것이 구조적 특징이나, 이 하이 도핑 영역이 표면 부근까지 영향을 미쳐 문턱 전압의 변동을 가져올 수도 있다. 이와 같은 문턱 전압의 변동을 막기위하여 하이 도핑 영역과 게이트 산화막사이에 형성되는 것이 로우 도핑 영역이다.
이와 같은 Pulse-Shaped 도핑 채널 구조의 트랜지스터는 In(nMOS에서)이나 Sb,As(pMOS)와 같은 heavy ion을 이온 주입하여 형성하는 방법과 채널 임플란트로 하이 도핑 영역을 형성한후에 에피택시로 로우 도핑 영역을 형성하는 방법이 있다.
이와 같이 쇼트 채널 효과를 억제하기 위하여 제시된 종래 기술의 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
먼저, 쇼트 채널 효과를 억제할 수는 있으나 소오스/드레인의 저항의 증가에 따른 전류감소의 문제점이 있다.
그리고 하이 도핑 영역이 소오스/드레인 영역을 감싸는 구조이기 때문에 접합 커패시턴스가 증가하게 되어 소자의 특성을 저하시킨다.
특히, Pulse-Shaped 도핑 채널 구조의 트랜지스터에서는 하이 도핑 영역에 의해 바디 효과(body effect)가 증가하여 회로에서 기판 바이어스 변화에 의해 문턱 전압이 변화하는 단점이 있다.
그리고 Halo doping 구조의 트랜지스터에서는 Halo 구조를 구현하기 위한 방법으로 사용되는 틸트 이온 주입 공정의 조건에 따라 문턱 전압이 달라져 이의 균일성 확보가 어렵다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 문제점을 해결하기 위하여 안출한 것으로, 채널 영역의 도핑 프로파일을 달리하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 구조 단면도
도 2a내지 도 2j는 본 발명에 따른 반도체 소자의 공정 단면도
도 3a내지 도 3h는 본 발명에 따른 반도체 소자의 다른 공정 단면도
도면의 주요 부분에 대한 부호의 설명
20.30. 반도체 기판21.31. 게이트 산화막
22.32. 폴리 실리콘층22a.32a. 게이트 전극
23.33. 나이트라이드층24a.24b.34. 산화막층
25.35. 고농도 채널 도핑 영역26.36. 저농도 S/D 영역
27.37. 게이트 측벽28.38. 고농도 S/D 영역
29.39. 저농도 채널 도핑 영역
채널 영역의 도핑 프로파일을 달리하여 소자의 특성을 향상시킨 본 발명의 반도체 소자의 구조는 제 1 도전형의 반도체 기판과,상기 반도체 기판상에 형성된 게이트 전극과,상기 게이트 전극의 양측에 형성된 제 2 도전형의 소오스와 드레인 영역과,상기 게이트 전극 중앙 아래의 기판내에서 게이트 전극 양측 기판내보다 깊게 형성된 제 1 도전형의 채널 도핑 영역을 포함하여 구성되는 것을 특징으로 하고, 본 발명의 반도체 소자의 제조 방법은 제 1 도전형의 반도체 기판상에 리세스를 갖는 폴리실리콘층을 형성하는 공정과, 상기 반도체 기판내에 제 1 도전형의 제 1 불순물 영역을 형성하는 공정과, 상기 폴리실리콘층을 식각하여 게이트 전극을 형성하는 공정과, 상기 반도체 기판에 제 2 도전형의 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 구조 및 제조 방법에 관하여 설명하면 다음과 같다.
도 2a내지 도 2j는 본 발명에 따른 반도체 소자의 공정 단면도이다.
본 발명은 소오스/드레인의 엣지 부근에서는 그의 접합 깊이와 동일한 깊이에서 채널 농도가 높고 채널 영역의 중앙쪽으로 갈수록 기판쪽의 채널 농도를 높게한 것으로 그 제조 공정은 다음과 같다.
먼저, 도 2a 에서와 같이, 반도체 기판(20)상에 40Å ∼ 100Å정도의 두께를 갖는 게이트 산화막(21)을 형성하고 상기의 게이트 산화막(21)상에 폴리 실리콘층(22)을 1500Å ∼ 2500Å정도의 두께로 형성한다. 이어, 상기의 폴리 실리콘층(22)상에 나이트라이드층(23)을 500Å ∼ 2000Å정도의 두께로 형성하고 포토리소그래피 공정으로 선택적으로 식각한다.
그리고 도 2b에서와 같이, 상기의 패터닝되어진 나이트라이드층(23)을 마스크로 채널 영역상의 폴리 실리콘층(22)을 산화시켜 산화막층(24a)을 형성한다.
이어, 도 2c에서와 같이, 상기의 산화막층(24a)을 제거하여 폴리 실리콘층(22)이 반원 형태로 함몰된 부분을 갖도록하고, 상기의 나이트라이드층(23)을 마스크로하여 채널 이온 주입 공정을 실시하여 소오스/드레인 영역쪽으로 갈수록 농도가 높은 고농도 채널 도핑 영역(25)을 형성한다. 이때, 고농도 채널 도핑 영역(25)은 폴리 실리콘층(22)의 함몰된 부분 때문에 채널 중앙 부분이 그 깊이가 가장 깊게 형성된다. 상기의 고농도 채널 도핑 영역(25)이 형성되지 않은 영역 즉, 고농도 채널 도핑 영역(25)과 게이트 산화막(21)의 사이는 저농도 채널 도핑 영역(29)이 된다.
그리고 도 2d에서와 같이, 상기의 노출된 폴리 실리콘층(22)을 포함하는 나이트라이드층(23)의 전면에 산화막층(24b)을 형성한다. 이때, 상기의 산화막층(24b)은 나이트라이드층(23)의 패터닝되어진 부분을 완전 매입한다.
이어, 도 2e에서와 같이, 상기의 산화막층(24b)을 에치백하여 채널 영역상에만 일정 두께가 남도록하고 나이트라이드층(23)을 제거한다.
그리고 도 2f에서와 같이, 상기의 산화막층(24b)를 마스크로하여 폴리 실리콘층(22)을 선택적으로 이방성 식각하여 게이트 전극(23a)을 형성한다.
이어, 도 2g에서와 같이, 상기의 상측에 산화막층(24b)을 갖는 게이트 전극을 마스크로하여 저농도의 불순물을 주입하여 소오스/드레인을 형성하기 위한 저농도 S/D 영역(26)을 형성한다.
그리고 도 2h에서와 같이, 상기의 게이트 전극(23a)을 포함하는 전면에 나이트라이드층을 500Å ∼ 2000Å의 두께로 형성하고 에치백하여 게이트 전극(23a)의 측면에 게이트 측벽(27)을 형성한다.
이어, 도 2i에서와 같이, 상기의 게이트 측벽(27)을 포함하는 게이트 전극(23a)을 마스크로 고농도의 불순물 이온을 주입하여 고농도 S/D 영역(28)을 형성하고 게이트 전극(23a) 상부의 산화막층(24b)을 제거한다.
상기의 고농도 채널 도핑 영역(25)을 형성하기 위한 이온 주입 공정은 nMOS의 경우에는 B 또는 BF2등을 사용하고 pMOS의 경우에는 As 또는 P 등을 사용한다. 이때, 이온 주입 에너지는 폴리 실리콘층의 두께에 따라 조정한다.
그리고 본 발명에 따른 다른 반도체 소자에 관하여 설명하면 다음과 같다.
도 3a내지 도 3h는 본 발명에 따른 반도체 소자의 다른 공정 단면도이다.
본 발명의 다른 반도체 소자도 마찬가지로 소오스/드레인쪽의 표면 농도가 높고 채널 영역의 중앙쪽으로 갈수록 기판쪽의 채널 농도를 높게한 것으로 그 제조 공정은 다음과 같다.
먼저, 도 3a에서와 같이, 반도체 기판(30)상에 40Å ∼ 100Å정도의 두께를 갖는 게이트 산화막(31)을 형성하고 상기의 게이트 산화막(31)상에 폴리 실리콘층(32)을 1500Å ∼ 2500Å정도의 두께로 형성한다. 이어, 상기의 폴리 실리콘층(32)상에 나이트라이드층(33)을 500Å ∼ 2000Å정도의 두께로 형성하고 포토리소그래피 공정으로 선택적으로 식각한다.
그리고 도 3b에서와 같이, 상기의 패터닝되어진 나이트라이드층(33)을 마스크로 채널 영역상의 폴리 실리콘층(32)을 산화시켜 산화막층(34)을 형성한다.
이어, 도 3c에서와 같이, 상기의 산화 공정에서 마스크로 사용된 나이트라이드층(33)을 제거하고, 상기의 산화막층(34)을 마스크로하여 노출된 폴리 실리콘층(32)을 선택적으로 식각하여 게이트 전극(32a)을 형성한다.
그리고 도 3d에서와 같이, 상기의 상측에 산화막층(34)을 갖는 게이트 전극(32a)을 마스크로하여 저농도의 불순물을 주입하여 소오스/드레인을 형성하기 위한 저농도 S/D 영역(36)을 형성한다.
이어, 도 3e에서와 같이, 상기의 게이트 전극(32a)을 포함하는 전면에 나이트라이드층을 500Å ∼ 2000Å의 두께로 형성하고 에치백하여 게이트 전극(32a)의 측면에 게이트 측벽(37)을 형성한다.
그리고 도 3f에서와 같이, 상기의 게이트 측벽(37)을 포함하는 게이트 전극(32a)을 마스크로 고농도의 불순물 이온을 주입하여 고농도 S/D 영역(38)을 형성하고 도 3g에서와 같이, 게이트 전극(32a) 상부의 산화막층(34)을 제거한다.
이어, 도 3h에서와 같이, 상기의 게이트 측벽(37)을 포함하는 게이트 전극(32a)을 마스크로 하여 고농도 채널 이온 주입 공정으로 고농도 채널 이온 도핑 영역(35)을 형성한다. 상기의 산화막층(34)이 제거되어 게이트 전극(32a)은 반원 형태로 함몰된 부분을 갖는다. 그러므로 게이트 전극(32a)을 마스크로 이온 주입을 하게되면 고농도 채널 도핑 영역(35)은 소오스/드레인 영역쪽으로 갈수록 농도가 높다. 이때, 고농도 채널 도핑 영역(35)은 게이트 전극의 함몰된 부분 때문에 채널 중앙 부분이 그 깊이가 가장 깊게 형성된다. 상기의 고농도 채널 도핑 영역(35)이 형성되지 않은 영역 즉, 고농도 채널 도핑 영역(35)과 게이트 산화막(31)의 사이는 저농도 채널 도핑 영역(39)이 된다.
상기의 고농도 채널 도핑 영역(35)을 형성하기 위한 이온 주입 공정은 nMOS의 경우에는 B 또는 BF2등을 사용하고 pMOS의 경우에는 As 또는 P 등을 사용한다. 이때, 이온 주입 에너지는 폴리 실리콘층의 두께에 따라 조정한다.
이때, 상기의 도 3f의 공정에서 채널 영역에만 고농도 채널 도핑 영역이 형성되게 하고 그 이외의 부분에는 형성되지 않게 하기 위하여 소오스/드레인 영역의 기판을 선택적으로 에피택셜 성장시키거나 선택적 CVD공정으로 실리콘을 증착하고(그 두께는 게이트 전극(32a)을 형성하는 폴리 실리콘층의 두께와 같거나 두껍게 한다. 이때, 게이트 전극상에는 산화막층(34)이 있어 실리콘층이 형성되지 않는다.) 게이트 전극(32a)상의 산화막층(34)을 제거한후 고농도의 채널 이온 주입 공정을 하여 소오스/드레인의 하측에는 고농도 채널 도핑 영역이 형성되지 않도록하는 것도 가능하다.
이와 같은 본 발명의 반도체 소자는 소오스/드레인 영역의 엣지 부근에 형성된 고농도 채널 도핑 영역이 기판 표면에서 발생하는 펀치 드로우 현상을 억제하고, 벌크 영역에서 발생하는 펀치 드로우 현상은 채널 영역의 중앙 부근의 고농도 채널 도핑 영역이 억제하게된다.
그리고 문턱 전압에 영향을 주는 게이트 전극의 바로 아래에는 저농도 채널 도핑 영역이 형성되어 있어 낮은 문턱 전압을 갖는 소자를 구현할 수 있게된다.

Claims (7)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측에 형성된 제 2 도전형의 소오스와 드레인 영역과,
    상기 게이트 전극 중앙 아래의 기판내에서 게이트 전극 양측 기판내보다 깊게 형성된 제 1 도전형의 채널 도핑 영역으로 이루어진 것을 특징으로 하는 반도체 소자의 구조.
  2. 제 1 항에 있어서, 게이트 전극은 상부에 반원 형태로 함몰된 부분을 갖는 것을 특징으로 하는 반도체 소자의 구조.
  3. 제 1 항에 있어서, 제 1 도전형의 채널 도핑 영역은 반원형으로 형성되도록 이루어진 것을 특징으로 하는 반도체 소자의 구조.
  4. 제 1 도전형의 반도체 기판상에 리세스를 갖는 폴리실리콘층을 형성하는 공정과,
    상기 반도체 기판내에 제 1 도전형의 제 1 불순물 영역을 형성하는 공정과,
    상기 폴리실리콘층을 식각하여 게이트 전극을 형성하는 공정과,
    상기 반도체 기판에 제 2 도전형의 제 2 불순물 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 제 1 도전형의 제 1 불순물 영역은 상기 리세스 중앙 아래의 기판내에서 리세스 양측 기판내보다 깊게 형성되어 이루어진 반도체 소자의 제조 방법.
  6. 반도체 기판상에 게이트 산화막,폴리 실리콘층 그리고 나이트라이드층을 차례로 형성하고 상기의 나이트라이드층을 선택적으로 식각하는 공정과,
    상기의 패터닝되어진 나이트라이드층을 마스크로 채널 영역상의 폴리 실리콘층을 산화시켜 산화막층을 형성하는 공정과,
    상기의 나이트라이드층을 제거하고, 상기의 산화막층을 마스크로하여 노출된 폴리 실리콘층을 선택적으로 식각하여 게이트 전극을 형성하는 공정과,
    상기의 상측에 산화막층을 갖는 게이트 전극을 마스크로하여 저농도의 불순물을 주입하여 소오스/드레인을 형성하기 위한 저농도 S/D 영역을 형성하는 공정과,
    상기의 게이트 전극을 포함하는 전면에 나이트라이드층을 형성하고 에치백하여 게이트 전극의 측면에 게이트 측벽을 형성하는 공정과,
    상기의 게이트 측벽을 포함하는 게이트 전극을 마스크로 고농도의 불순물 이온을 주입하여 고농도 S/D 영역을 형성하는 공정과,
    상기의 게이트 측벽을 포함하는 게이트 전극을 마스크로 하여 고농도 채널 이온 주입 공정으로 고농도 채널 이온 도핑 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서, 고농도 채널 도핑 영역은 폴리 실리콘층의 함몰된 부분 때문에 채널 중앙 부분이 그 깊이가 가장 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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