KR100618893B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
FinFET을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자는, 반도체 기판에 형성되고 기판 표면보다 돌출된 활성영역을 구비한다. 활성영역에는 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 정의되어 있다. 중심 트렌치의 바닥에 해당하는 핀의 하부에는 채널 이온 주입층이 형성되어 있다. 핀 상에는 게이트 산화막을 개재하여 게이트 전극이 형성되어 있으며, 게이트 전극 양 옆의 활성영역에는 소오스 및 드레인이 형성되어 있다.
Description
도 1은 본 발명의 제1 및 제2 실시예에 따른 반도체 소자의 제조방법으로 제조하려고 하는 반도체 소자의 레이아웃이다.
도 2 내지 도 6, 도 8, 도 9, 도 13 및 도 15는 도 1과 같은 레이아웃을 가지는 반도체 소자의 제조방법의 제1 실시예를 설명하기 위한 공정 단계별 중간 구조물들을 도시한다.
도 7은 도 6의 Ⅶ-Ⅶ' 단면도이다.
도 10 내지 도 12는 도 9의 Ⅹ-Ⅹ' 단면에 대응되는 것으로, 도 10 및 도 11은 도 9의 단계에 해당되고, 도 12는 도 11의 후속 단계이다.
도 14는 도 13의 ⅩⅣ-ⅩⅣ' 단면도이다.
도 16은 도 9의 Ⅹ-Ⅹ' 단면에 대응되는 것으로, 도 15의 단계에 해당된다.
도 17은 도 15의 ⅩⅦ-ⅩⅦ' 단면도이다.
도 18 내지 도 22는 본 발명의 반도체 소자의 제조방법의 제2 실시예를 설명하기 위한 공정 단계별 단면도로서, 도 9의 ⅩⅧ-ⅩⅧ' 단면에 대응된다.
<도면의 주요 부분에 대한 부호의 설명>
10...반도체 기판 15...활성영역 하드 마스크
15a...하드 마스크 패턴 15b...채널 영역 정의 패턴
18...트렌치 20...활성영역
22...중심 트렌치 23...제1 돌출부
24...제2 돌출부 30...갭 필(gap fill) 산화막
30a...소자분리막 30b...함몰부
32...라인 타입 마스크 35...더미 패턴
40...차단막 45...개구부
47...채널 이온 주입층 48...이온 주입 영역
49...문턱전압 조절 이온 주입층 I1...로컬 채널 이온 주입
50...게이트 산화막 60...게이트 전극
S...소오스 D...드레인
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 FinFET(Fin Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 집적도를 지속적으로 증가시키고 있다. 이를 위해, 반도체 소자의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다. 그동안 반도체 소자의 제조 공정에서는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 채널 길이를 짧게 하여 반도체 소자의 속도 및 집적도를 향상시켜 왔다. 그러나, 채널 길이가 짧아지면 단채널 효과(short channel effect)로 인하여 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. 그런데, 일반적인 MOSFET은 반도체 표면에 평행하게 채널이 형성되는 플래너(planar) 채널 소자이기 때문에 구조적으로 소자 크기의 축소화에 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기가 어렵다.
FinFET은 핀(fin : 물고기의 지느러미) 형태의 입체적인 활성영역 형성 후 게이트 전극이 핀의 양 측면과 상면을 감싸는 트리-게이트(tri-gate) 구조가 되게 함으로써 평면이 아닌 삼차원 구조의 채널을 이용하는 것이다. 이러한 구조는 플래너 MOSFET과는 달리 기판 표면에 수직한 채널을 구비하여 유효 채널 길이(effective channel width)가 증가하므로 단채널 효과면에서 유리하여 소자 크기의 축소화에 적합하다. 기존의 MOSFET을 FinFET으로 대체하려는 노력은 예컨대 미국특허 제6,391,782호, 제6,664,582호 등에 개시되어 있다.
그런데 소자 크기의 축소화에 따라 FinFET에서도 단채널 효과가 나타난다. 이에, MOSFET에서와 마찬가지로 FinFET에서도 채널 영역의 도핑 프로파일을 변화시켜 단채널 효과를 개선하려는 시도가 있다(이하, "로컬 채널 이온 주입"이라고 칭함). 그런데, 종래의 로컬 채널 이온 주입 공정에서는 채널 영역뿐만 아니라 소오스 및 드레인에도 이온 주입이 되어 문제가 있다.
n형 FinFET의 예를 들면, 채널 영역에 p형 불순물을 로컬 채널 이온 주입한다. 그런데, 이 때 p형 불순물은 소오스 및 드레인 영역이 될 부분의 기판 안으로 도 주입이 되어 p형 이온 주입 영역을 형성한다. 후속 공정에서 n형 소오스 및 드레인을 형성하면 n형 소오스 및 드레인의 저부가 p형 이온 주입 영역과 닿게 된다. 이와 같이 서로 반대되는 도전형의 영역이 접합되면 접합 누설이 증가된다. 이 때문에, 종래 로컬 채널 이온 주입에 의해서는 오프 누설 전류(off leakage current)가 증가하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 오프 누설 전류 증가가 없는 FinFET을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 로컬 채널 이온 주입 공정을 개선하여 오프 누설 전류 증가 없는 FinFET을 포함하는 반도체 소자 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판에 형성되고 상기 기판 표면보다 돌출된 활성영역을 구비한다. 상기 활성영역에는 상기 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 정의되어 있다. 상기 중심 트렌치의 바닥에 해당하는 상기 핀의 하부에는 채널 이온 주입층이 형성되어 있다. 상기 핀 상에는 게이트 산화막을 개재하여 게이트 전극이 형성되어 있으며, 상기 게이트 전극 양 옆의 상기 활성영역에는 소오스 및 드레인이 형성 되어 있다.
본 발명에 따른 반도체 소자의 바람직한 실시예에서, 상기 제1 돌출부 및 제2 돌출부에 해당하는 상기 핀의 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물이 주입된 문턱전압 조절 이온 주입층을 더 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 일 태양에서는, 반도체 기판의 활성영역 위로 신장하는 더미 게이트를 형성한 다음, 상기 더미 게이트 위로 차단막을 증착하고 상기 더미 게이트를 평탄화 종료점으로 하여 평탄화한다. 상기 차단막에 대해 상기 더미 게이트를 선택적으로 제거한 후, 상기 차단막을 이온 주입 마스크로 하여 로컬 채널 이온 주입을 수행하여 상기 활성영역 안에 채널 이온 주입층을 형성한다. 상기 차단막을 식각 마스크로 하여 상기 반도체 기판을 식각함으로써 상기 채널 이온 주입층을 노출시키는 중심 트렌치를 형성하고, 상기 차단막을 리세스시킨다. 상기 중심 트렌치 안에 게이트 산화막을 개재하여 게이트 전극을 형성한 다음, 상기 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다.
여기서, 상기 더미 게이트의 높이는 상기 소오스 및 드레인의 깊이보다 같거나 크게 하는 것이 바람직하다. 상기 채널 이온 주입층을 형성하는 단계 이후, 상기 활성영역 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물을 주입하여 문턱전압 조절 이온 주입층을 형성하는 단계를 더 포함할 수 있다. 상기 문턱전압 조절 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용할 수 있으며, 상기 문턱전압 조절 이온 주입층을 형성하는 불순물 이외 의 불순물은 상기 차단막 안에 주입되도록 주입 에너지를 조절하는 것이 좋다. 상기 더미 게이트는 실리콘 질화막. 실리콘 산화질화막 또는 이들의 조합으로 형성하고 상기 차단막은 산화막으로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 다른 태양에서는, 반도체 기판 상에 활성영역 하드 마스크를 형성한 다음, 상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 기판 표면보다 돌출된 활성영역을 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성한다. 상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성한 다음, 상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화한다. 상기 갭 필 산화막과 상기 하드 마스크 패턴 위로 신장하는 라인 타입 마스크를 형성한 후, 상기 라인 타입 마스크를 식각 마스크로 하여 상기 갭 필 산화막과 하드 마스크 패턴을 패터닝함으로써 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 패턴을 형성한다. 상기 라인 타입 마스크 위로 차단막을 증착하고 상기 라인 타입 마스크를 평탄화 종료점으로 하여 평탄화하고, 상기 차단막에 대해 상기 라인 타입 마스크와 상기 채널 영역 정의 패턴을 선택적으로 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성한다. 상기 개구부를 통하여 로컬 채널 이온 주입을 수행하여 상기 활성영역 안에 채널 이온 주입층을 형성한 다음, 상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성한다. 상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위 로 소자분리막을 형성하고, 상기 활성영역에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시킨다. 상기 핀 상에 게이트 산화막을 형성한 다음, 상기 게이트 산화막 위로 게이트 전극을 형성하고, 상기 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다.
이 때, 상기 라인 타입 마스크의 높이와 상기 채널 영역 정의 패턴의 높이의 합은 상기 소오스 및 드레인의 깊이보다 같거나 크게 하는 것이 바람직하다. 상기 채널 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용할 수 있다. 여기서, 상기 채널 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 안이나 상기 활성영역 표면에 주입되도록 상기 로컬 채널 이온 주입의 주입 에너지를 조절하는 것이 바람직하다.
상기 채널 이온 주입층을 형성하는 단계 이후, 상기 활성영역 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물을 주입하여 문턱전압 조절 이온 주입층을 형성하는 단계를 더 포함할 수 있다. 상기 문턱전압 조절 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용할 수 있다. 그리고, 상기 문턱전압 조절 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 또는 상기 갭 필 산화막 안에 주입되도록 주입 에너지를 조절할 수 있다. 상기 소자분리막은 제1 돌출부 및 제2 돌출부의 측면들을 노출시키는 함몰부를 가지게 형성한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
제1 실시예
도 1은 본 발명의 제1 및 제2 실시예에 따른 반도체 소자의 제조방법으로 제조하려고 하는 반도체 소자의 레이아웃이다. 그러나, 본 발명에 따른 반도체 소자의 레이아웃이 반드시 도 1에 한정되는 것이 아님을 당업자라면 알 수 있을 것이다.
도 1을 참조하면, 일 방향, 예컨대 X 방향으로 신장하고 이 신장 방향과 직교하는 Y 방향으로는 A1의 소정 선폭을 가지는 활성영역(20)이 정의되어 있다. 활성영역(20) 위로는 Y 방향으로 신장하는 게이트 전극(60)이 형성된다. 게이트 전극(60) 양 옆의 활성영역(20) 안에는 소오스(S)와 드레인(D)이 형성된다.
다음으로, 도 2 내지 도 17을 참조하여 도 1과 같은 레이아웃을 가지는 반도체 소자의 제조방법의 제1 실시예를 설명한다. 도 2 내지 도 6, 도 8, 도 9, 도 13 및 도 15는 공정 단계별 중간 구조물들을 도시한다. 도 7은 도 6의 Ⅶ-Ⅶ' 단면도이다. 도 10 내지 도 12는 도 9의 Ⅹ-Ⅹ' 단면에 대응되는 것으로, 도 10 및 도 11은 도 9의 단계에 해당되고, 도 12는 도 11의 후속 단계이다. 도 14는 도 13의 ⅩⅣ-ⅩⅣ' 단면도이다. 도 16은 도 9의 Ⅹ-Ⅹ' 단면에 대응되는 것으로, 도 15의 단계에 해당된다. 도 17은 도 15의 ⅩⅦ-ⅩⅦ' 단면도이다.
먼저, 도 2를 참조하여, 도 1과 같은 활성영역(20)을 정의할 수 있도록 p형 벌크 실리콘 웨이퍼와 같은 반도체 기판(10) 상에 활성영역 하드 마스크(15)를 형성한다. 반도체 기판(10)으로는 실리콘 웨이퍼 이외에 SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘저매늄(SiGe) 웨이퍼를 이용하여도 된다. 벌크 실리콘 기판을 사용하는 경우에는 SOI나 SGOI 기판을 사용하는 경우에 비하여 제조단가가 저렴하며, SOI나 SGOI MOSFET 소자에서 가능한 플로팅 바디 효과(floating body effect)나 드레인/소오스 사이의 항복 전압 강하의 문제가 없다. 반면, SOI나 SGOI 기판을 사용하는 경우에는 바닥 채널이 턴-온되는 것을 방지하는 효과가 있다. 또한, SGOI나 실리콘저매늄 기판을 사용하는 경우에는 기판 물질의 빠른 이동도(mobility)를 이용할 수 있는 장점이 있다. 활성영역 하드 마스크(15)는 실리콘 질화막이나 실리콘 산화질화막과 같은 절연막을 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-CVD)와 같은 방법으로 기판(10) 상에 증착한 다음 소정 형상으로 패터닝하여 형성한다. 활성영역 하드 마스크(15)는 실리콘 질화막으로 형성하는 것이 특히 바람직하다. 도시한 바와 같이 활성영역 하드 마스크(15)는 Y 방향으로는 A1이라는 소정 선폭을 가지고 X 방향으로 신장하게 형성한다. 활성영역 하드 마스크(15)와 기판(10) 사이의 응력 발생이 우려되는 경우, 활성영역 하드 마스크(15)와 기판(10) 사 이에 열산화 방식으로 형성한 산화막을 더 형성할 수도 있다. 그런 다음, 활성영역 하드 마스크(15)를 식각 마스크로 하여 기판(10)을 식각한다. 이렇게 하여, 기판(10) 표면보다 돌출된 활성영역(20)을 정의하고 활성영역(20)을 둘러싸는 트렌치(18)를 형성한다.
다음 도 3을 참조한 단계에서, 활성영역 하드 마스크(15)를 등방성 식각한다. 이로써, 활성영역 하드 마스크(15)보다 X 및 Y 방향 선폭이 축소된 하드 마스크 패턴(15a)이 형성되고, 활성영역(20)의 가장자리가 노출된다. 여기서의 등방성 식각은 식각 마스크를 이용하지 않는 전면 식각(blanket etch)으로 활성영역 하드 마스크(15)를 식각하는 것으로, 풀 백(pull back)이라고도 한다. 활성영역 하드 마스크(15)가 실리콘 질화막으로 이루어진 경우의 등방성 식각은 인산(H3PO4)을 이용한 습식 식각, 또는 플라즈마를 이용한 건식 식각을 이용할 수 있다. 이렇게 하여, 하드 마스크 패턴(15a)의 Y 방향 선폭은 A1'가 된다고 하면, 나중에 채널로 사용될 핀의 너비는 A1-A1'으로 결정된다. 하드 마스크 패턴(15a)의 A1'가 작을수록 나중에 핀의 너비가 커지게 되므로, 등방성 식각(풀 백) 시간을 적절히 조절함으로써 핀의 너비를 조절하도록 한다.
도 4를 참조하여, 트렌치(18) 안에 절연 물질, 예컨대 갭 필 산화막(30)을 채우고 하드 마스크 패턴(15a)을 평탄화 종료점으로 하여 평탄화한다. 갭 필 산화막(30) 증착에는 예컨대 HDP(High Density Plasma)-CVD를 이용할 수 있고, 갭 필 산화막(30) 평탄화에는 CMP(Chemical mechanical polishing) 또는 전면 식각을 이 용할 수 있다. 갭 필 산화막(30) CMP시에는 세리아 슬러리를 사용할 수 있다.
다음, 도 4의 결과물 위에 실리콘 산화질화막 등의 절연막을 증착한 후 포토리소그라피를 진행하여, 도 5에서와 같이 갭 필 산화막(30)과 하드 마스크 패턴(15a) 위로 신장하는 라인 타입 마스크(32)를 형성한다. 라인 타입 마스크(32)는 도 1과 같은 Y 방향으로 신장하는 게이트 전극(60) 위치에 형성한다.
도 6 및 도 7을 참조하여, 라인 타입 마스크(32)를 식각 마스크로 하여 갭 필 산화막(30)과 하드 마스크 패턴(15a)을 패터닝하여 더미 패턴(35)을 형성한다. 이 때, 갭 필 산화막(30)과 하드 마스크 패턴(15a)에 대해 동일 내지 유사한 식각선택비 조건으로 식각하는 방법에 의할 수 있다. 더미 패턴(35) 형성에 의해, 하드 마스크 패턴(15a)의 대부분이 제거되고 활성영역(20) 중심에는 하나의 채널 영역 정의 패턴(15b)이 형성되며, 더미 패턴(35) 아래로 활성영역(20)이 일부 드러나게 된다. 본 명세서에서는 라인 타입 마스크(32)와 채널 영역 정의 패턴(15b)을 통틀어 더미 게이트라고도 한다. 그러면, 이 더미 게이트는 활성영역(20) 위로 신장한다고 할 수 있다. 그리고, 채널 영역 정의 패턴(15b)이 실리콘 질화막으로 이루어지고 라인 타입 마스크(32)가 실리콘 산화질화막으로 이루어지는 경우라면, 더미 게이트는 실리콘 질화막과 실리콘 산화질화막의 조합으로 형성된 것으로 볼 수 있다. 라인 타입 마스크(32)의 높이와 채널 영역 정의 패턴(15b)의 높이의 합, 즉 더미 게이트의 높이는 후속 공정에서의 소오스 및 드레인의 깊이보다 같거나 크게 하는 것이 바람직하다.
다음으로 도 8을 참조하면, 도 6의 라인 타입 마스크(32) 위로 실리콘 산화 막과 같은 차단막(40)을 증착하고 라인 타입 마스크(32)를 평탄화 종료점으로 하여 평탄화한다. 차단막(40)의 증착에는 갭 필 산화막(30) 증착에 이용된 HDP-CVD를 이용할 수 있다. 그리고, 차단막(40)의 평탄화에는 갭 필 산화막(30) 평탄화에 이용할 수 있는 CMP 또는 전면 식각을 이용할 수 있다. 차단막(40)과 갭 필 산화막(30)은 유사 또는 동일 종류의 산화막이므로 둘 사이의 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
본 발명에서는 이와 같이 채널 영역 정의 패턴(15b)을 패터닝하는 데에 이용한 라인 타입 마스크(32)를 제거하지 않은 상태에서 차단막(40)을 형성하는 것이 특징이다. 이렇게 하면 차단막(40)을 두껍게 형성할 수 있어, 후속 로컬 채널 이온 주입시 소오스 및 드레인 영역에 대응되는 활성영역(20)에 주입되는 불순물의 주입 깊이를 줄여 채널 이온 주입층 이외의 이온 주입 영역을 활성영역(20) 표면 또는 차단막(40) 안에 머무르게 할 수 있다.
계속된 도 9 및 도 10에서와 같이, 차단막(40)에 대해 라인 타입 마스크(32)와 채널 영역 정의 패턴(15b)을 습식 또는 건식 식각의 방법으로 선택적으로 제거하여 활성영역(20) 표면을 노출시키는 개구부(45)를 형성한다. 라인 타입 마스크(32)가 실리콘 산화질화막으로 형성되고 채널 영역 정의 패턴(15b)이 실리콘 질화막으로 형성된 경우, 라인 타입 마스크(32)와 채널 영역 정의 패턴(15b)을 습식으로 제거할 때에는 인산 스트립을 이용할 수 있다. 이렇게 하여, 채널 영역 정의 패턴(15b)이 있던 자리에는 개구부(45)가 형성되고 그 아래 기판(10) 표면, 즉 활성영역(20) 표면이 일부 노출된다.
다음으로, 도 10에 이어진 도 11에서와 같이 개구부(45)를 통하여 p형 불순물 로컬 채널 이온 주입(I1)을 수행하여 활성영역(20) 안에 채널 이온 주입층(47)을 형성한다. 이 때, 차단막(40)을 이온 주입 마스크로 이용한다. 차단막(40)과 더불어 갭 필 산화막(30)을 이온 주입 마스크로 이용할 수도 있다. 그리고, 로컬 채널 이온 주입(I1)은 경사각없이 기판(10)에 대해 수직으로 실시한다. 본 발명에서는 라인 타입 마스크(32)를 제거하지 않은 상태에서 차단막(40)을 형성하므로 차단막(40)이 두껍다. 따라서, 로컬 채널 이온 주입(I1)의 주입 에너지를 조절하면, 개구부(45)를 통해 주입되는 불순물로 채널 이온 주입층(47)을 형성하면서, 차단막(40)을 통해 주입되는 불순물(즉, 채널 이온 주입층(47)을 형성하는 불순물 이외의 불순물)은 차단막(40) 안이나 활성영역(20) 표면에 주입되도록 할 수 있다. 도면에는 채널 이온 주입층(47)을 형성하는 불순물 이외의 불순물이 차단막(40) 안에 p형 이온 주입 영역(48)을 형성하는 것으로 도시하였다.
이온 주입 영역(48)이 차단막(40) 안에 형성될 경우, 이 이온 주입 영역(48)은 후속 공정에서 차단막(40) 제거시 함께 제거되므로, 후속의 n형 소오스 및 드레인과 닿을 염려가 없다. 이온 주입 영역(48)이 활성영역(20) 표면에 형성될 경우, 이 이온 주입 영역(48)은 후속의 n형 소오스 및 드레인 안에 포함되어 버린다. 이와 같이 본 발명에 따르면, 로컬 채널 이온 주입을 할 때 형성되는 채널 이온 주입층(47) 이외의 이온 주입 영역(48)이 반대되는 도전형의 소오스 및 드레인의 저부와 닿지 않고, 소오스 및 드레인과 아예 만나지 않거나 소오스 및 드레인 안에 포함되어 버린다. 따라서, 로컬 채널 이온 주입에 의해서 오프 누설 전류가 증가되 는 문제가 없다.
다음으로 도 11에 이어진 도 12에서와 같이, 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45) 아래에 있는 활성영역(20)을 식각하여 중심 트렌치(22)를 형성, 핀 채널로 사용될 부위를 정의한다. 중심 트렌치(22)는 채널 이온 주입층(47)을 노출시키게 형성한다. 앞에서도 언급한 바와 같이, 핀의 너비는 활성영역(20)의 Y 방향 선폭 A1과 하드 마스크 패턴(15a)의 Y 방향 선폭 A1'간의 차이, 즉 활성영역 하드 마스크(15)의 Y 방향 선폭 A1과 채널 영역 정의 패턴(15b)의 Y 방향 선폭 A1'간의 차이 A1-A1'로 결정된다.
도 13 및 도 14를 참조하여, 차단막(40)과 갭 필 산화막(30)을 리세스시킨다. 차단막(40)과 갭 필 산화막(30)을 습식으로 리세스시킬 때에는 HF 희석액이나 BOE(Buffered Oxide Etchant) 용액을 이용할 수 있다. 이렇게 하면 드러난 활성영역(20) 주위로 소자분리막(30a)이 형성된다.
도 14를 더 보면, 활성영역(20)에서 중심 트렌치(22)와 소자분리막(30a) 사이에 기판(10) 표면으로 이루어지는 제1 돌출부(23) 및 제2 돌출부(24)가 노출된다. 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들은 삼차원 구조 채널 영역을 제공하고, 중심 트렌치(22)를 사이에 두고 서로 평행하다. 도 9에서 볼 수 있는 바와 같이 차단막(40)과 갭 필 산화막(30) 적층물의 표면에 단차가 있는 상태에서 리세스를 진행하므로, 최종 결과물인 소자분리막(30a)은 도 13에 보여지는 바와 같이 제1 돌출부(23) 및 제2 돌출부(24)의 측면들을 노출시키는 함몰부(30b)를 가지게 형성할 수 있다.
다음으로 도 15 내지 도 17을 참조하여, 활성영역(20) 상에 10Å 내지 70Å의 게이트 산화막(50)을 형성한다. 게이트 산화막(50)은 열산화 방법으로 실리콘 산화막을 성장시켜 형성할 수 있다. 대신에, ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 절연 물질, 예컨대 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막 또는 알루미늄 산화막을 증착하거나 코팅 방법으로 형성할 수 있다. 그런 다음, 게이트 산화막(50) 위로 도 1의 게이트 전극(60)과 같이 Y 방향으로 신장하는 게이트 전극(60)을 형성한다. 게이트 전극(60)은 도프트 폴리실리콘막으로 형성한 다음 Y 방향으로 신장하게 패터닝하여 형성한다. 여기서, 게이트 전극(60)은 중심 트렌치(22)와 동일하거나 더 넓은 폭을 가지면서 채널 영역, 즉 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들을 덮으면서 채널 영역을 가로지르도록 형성한다. 중심 트렌치(22)의 크기는 개구부(45)의 크기에 의해 결정되고, 개구부(45)의 크기는 채널 영역 정의 패턴(15b)의 크기에 의해 결정된다. 따라서, 소오스 및 드레인의 각 면적을 증가시키기 위해서는 채널 영역 정의 패턴(15b)의 크기가 가능한 한 작아야 한다.
계속하여, 게이트 전극(60)의 측벽에 게이트 스페이서(65)를 형성한다. 게이트 스페이서(65)는 실리콘 질화막으로 형성할 수 있다. 게이트 전극(60)과 게이트 스페이서(65)를 이용한 자기정렬 방법으로 n형 소오스/드레인 이온주입 후 열처리까지 진행하고 나면, 게이트 전극(60) 양 옆의 활성영역(20)에 소오스(S)와 드레인(D)이 형성된다. 소오스(S)와 드레인(D)은 LDD(Lightly Doped Drain) 타입이 되게 형성할 수도 있으며, 그럴 경우 게이트 스페이서(65)는 고농도(E15/㎠ 수준) 이 온주입과 저농도(E12/㎠ ~ E13/㎠ 수준)의 이온 주입 사이에 형성한다.
이상 상술한 바와 같이, 본 발명에서는 채널 영역 정의 패턴(15b)을 패터닝하는 데에 이용한 라인 타입 마스크(32)를 제거하지 않은 상태에서 차단막(40)을 형성하므로 차단막(40)이 두껍다. 따라서, 로컬 채널 이온 주입(I1)의 주입 에너지를 조절함으로써, 개구부(45)를 통해 주입되는 불순물은 채널 이온 주입층(47)을 형성하게 하면서, 나머지 불순물은 차단막(40) 안에 이온 주입 영역(48)을 형성하게 할 수 있다. 이러한 이온 주입 영역(48)은 후속 공정에서 차단막(40) 제거시 함께 제거되므로 후속의 소오스 및 드레인과 닿을 염려가 없다. 이온 주입 영역(48)은 활성영역(20) 표면에 형성할 수도 있다. 그러면 후속의 소오스 및 드레인 안에 포함되어 버린다. 따라서, 종래에서처럼 채널 이온 주입층 이외의 이온 주입 영역이 반대되는 도전형의 소오스 및 드레인의 저부와 닿지 않으므로, 오프 누설 전류를 증가시키지 않는다.
도 15 내지 도 17에 도시되어 있듯이, 본 실시예에 따른 반도체 소자는 반도체 기판(10)과, 반도체 기판(10)에 형성되고 기판(10) 표면보다 돌출된 활성영역(20)을 포함한다. 활성영역(20)에는 그 중심부에 형성된 중심 트렌치(22)를 사이에 두고 활성영역(20) 표면으로 이루어진 서로 평행한 제1 돌출부(23) 및 제2 돌출부(24)를 가지며 그 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 정의되어 있다. 중심 트렌치(22)의 바닥에 해당하는 핀의 하부에는 채널 이온 주입층(47)이 형성되어 있다. 핀 상에는 게이트 산화막(50)을 개재하여 게이트 전극(60)이 형성되어 있으며, 게이트 전극(60) 양 옆의 활성영역(20)에는 소오스(S) 및 드레인(D) 이 형성되어 있다. 활성영역(20) 주위의 소자분리막(30a)은 제1 돌출부(23) 및 제2 돌출부(24)의 측면들을 노출시키는 함몰부(30b)를 가진다. 게이트 전극(60)은 중심 트렌치(22)와 동일하거나 더 넓은 폭을 가지고 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들을 덮으면서 신장한다. 핀의 하부에는 채널 이온 주입층(47)이 형성되어 있으므로 단채널 효과를 개선할 수 있고, 소오스(S) 및 드레인(D)의 저부와 닿는 반대되는 도전형의 이온 주입 영역이 없으므로 오프 누설 전류가 증가되지 않는다.
제2 실시예
본 실시예는 제1 실시예의 변형예이다. 도 18 내지 도 22는 본 발명의 반도체 소자의 제조방법의 제2 실시예를 설명하기 위한 공정 단계별 단면도로서, 도 9의 ⅩⅧ-ⅩⅧ' 단면에 대응된다. 도 2 내지 도 17에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
먼저, 도 2 내지 도 10을 참조하여 설명한 단계까지는 제1 실시예에서와 동일하게 진행한다. 도 18은 도 9 및 도 10의 단계에 해당하는 것으로 참고적으로 제시한다.
도 19를 참조하여, 도 11에서와 같이 개구부(45)를 통하여 로컬 채널 이온 주입을 수행하여 활성영역(20) 안에 채널 이온 주입층(47)을 형성한다. 이 때, 차단막(단면상 보이지 않음)을 이온 주입 마스크로 이용한다. 차단막과 더불어 갭 필 산화막(30)을 이온 주입 마스크로 이용할 수도 있다. 그런 다음, 활성영역(20) 상부에 채널 이온 주입층(47)의 불순물과 반대되는 도전형의 불순물을 주입하여 문 턱전압 조절 이온 주입층(49)을 형성한다. 이것을 카운터 도핑(counter doping)이라고 한다.
문턱전압 조절 이온 주입층(49)을 형성하는 단계는 차단막(미도시)을 이온 주입 마스크로 한다. 또는 차단막과 갭 필 산화막(30)을 이온 주입 마스크로 이용한다. 문턱전압 조절 이온 주입층(49)을 형성하는 불순물 이외의 불순물은 차단막(40) 또는 갭 필 산화막(30) 안에 주입되도록 주입 에너지를 조절하는 것이 좋다.
도 20은 도 12에서와 같이, 차단막과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45) 아래에 있는 활성영역(20)을 식각하여 중심 트렌치(22)를 형성, 핀 채널로 사용될 부위를 정의한 상태를 도시한다. 중심 트렌치(22)는 채널 이온 주입층(47)을 노출시키게 형성한다.
다음으로 도 13 및 도 14를 참조하여 설명한 바와 같이 차단막과 갭 필 산화막(30)을 리세스시켜 활성영역(20) 주위로 소자분리막(30a)을 형성하면, 도 21과 같다. 도 21은 도 14와 거의 동일한데, 핀의 상부에 문턱전압 조절 이온 주입층(49)을 더 포함하는 점이 다르다.
도 22는 도 15 내지 도 17에서와 같이 게이트 산화막(50), 게이트 전극(60), 그리고 소오스 및 드레인(단면상 보이지 않음)까지 형성한 최종 결과물을 도시한다. 본 실시예에서는 핀의 하부에는 채널 이온 주입층(47)을 형성하고, 핀의 상부에는 이와 반대되는 도전형의 문턱전압 조절 이온 주입층(49)을 형성하므로, 소자의 문턱전압을 낮출 수 있다. 특히, 핀의 하부에 채널 이온 주입층(47)을 형성하는 과정에서 종래에서와 달리 소오스 및 드레인의 저부에 닿는 반대되는 도전형의 이온 주입 영역이 형성되지 않으므로, 오프 누설 전류를 증가시키지 않으면서 소자의 문턱전압을 낮출 수 있는 것이다.
도 22에서 볼 수 있는 바와 같이, 본 실시예에 따른 반도체 소자는 제1 실시예의 반도체 소자를 기본으로 하되, 제1 돌출부(23) 및 제2 돌출부(24)에 해당하는 핀의 상부에 채널 이온 주입층(47)의 불순물과 반대되는 도전형의 불순물이 주입된 문턱전압 조절 이온 주입층(49)을 더 포함한다. 따라서, 오프 누설 전류를 증가시키지 않으면서 소자의 문턱전압을 낮출 수 있는 구조이다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다. 본 발명의 범주는 첨부된 청구범위 및 그 등가물에 의해 한정된다.
이상 상술한 바와 같이, 본 발명은 활성영역 내에 중심 트렌치를 형성하여 삼차원 구조의 채널을 형성한다. 이와 같이, 채널 면적의 증가로 소자 동작 속도를 빠르게 할 수 있다.
본 발명은 활성영역 하드 마스크를 등방성 식각하여 채널 영역을 정의하는 패턴으로 이용한다. 따라서, 채널 영역 정의 패턴 형성을 위한 별도의 물질을 도포 또는 증착하는 공정을 생략하여 공정을 단순화시킬 수 있으며 제조비용을 절감할 수 있다.
본 발명에서는 채널 영역 정의 패턴을 패터닝하는 데에 이용한 라인 타입 마스크를 제거하지 않은 상태에서 차단막을 형성하므로 차단막이 두껍다. 따라서, 로컬 채널 이온 주입의 주입 에너지를 조절함으로써, 개구부를 통해 주입되는 불순물은 채널 이온 주입층을 형성하게 하면서, 나머지 불순물은 차단막 안이나 활성영역 표면에 이온 주입 영역을 형성하게 할 수 있다. 이 이온 주입 영역은 후속의 소오스 및 드레인과 닿을 염려가 없거나 후속의 소오스 및 드레인 안에 포함되어 버린다. 따라서, 오프 누설 전류를 증가시키지 않는다.
Claims (26)
- 반도체 기판에 형성되고 상기 기판 표면보다 돌출된 활성영역;상기 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;상기 중심 트렌치의 바닥에 해당하는 상기 핀의 하부에 형성된 채널 이온 주입층;상기 핀 상에 형성된 게이트 산화막;상기 게이트 산화막 상에 형성된 게이트 전극; 및상기 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 제1 돌출부 및 제2 돌출부에 해당하는 상기 핀의 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물이 주입된 문턱전압 조절 이온 주입층을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1 돌출부 및 제2 돌출부의 측면들을 노출시키는 함몰부를 가진 소자분리막을 상기 활성영역 주위에 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 전극은 상기 중심 트렌치와 동일하거나 더 넓은 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 활성영역 위로 신장하는 더미 게이트를 형성하는 단계;상기 더미 게이트 위로 차단막을 증착하고 상기 더미 게이트를 평탄화 종료점으로 하여 평탄화하는 단계;상기 차단막에 대해 상기 더미 게이트를 선택적으로 제거하는 단계;상기 차단막을 이온 주입 마스크로 하여 로컬 채널 이온 주입을 수행하여 상기 활성영역 안에 채널 이온 주입층을 형성하는 단계;상기 차단막을 식각 마스크로 하여 상기 반도체 기판을 식각함으로써 상기 채널 이온 주입층을 노출시키는 중심 트렌치를 형성하는 단계;상기 차단막을 리세스시키는 단계;상기 중심 트렌치 안에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 더미 게이트의 높이는 상기 소오스 및 드레인의 깊이 보다 같거나 크게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 채널 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 안이나 상기 활성영역 표면에 주입되도록 상기 로컬 채널 이온 주입의 주입 에너지를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 채널 이온 주입층을 형성하는 단계 이후,상기 활성영역 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물을 주입하여 문턱전압 조절 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 문턱전압 조절 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 문턱전압 조절 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 안에 주입되도록 주입 에너지를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 더미 게이트는 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합으로 형성하고 상기 차단막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 활성영역 하드 마스크를 형성하는 단계;상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 기판 표면보다 돌출된 활성영역을 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성하는 단계;상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성하는 단계;상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화하는 단계;상기 갭 필 산화막과 상기 하드 마스크 패턴 위로 신장하는 라인 타입 마스크를 형성하는 단계;상기 라인 타입 마스크를 식각 마스크로 하여 상기 갭 필 산화막과 하드 마스크 패턴을 패터닝함으로써 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 패턴을 형성하는 단계;상기 라인 타입 마스크 위로 차단막을 증착하고 상기 라인 타입 마스크를 평탄화 종료점으로 하여 평탄화하는 단계;상기 차단막에 대해 상기 라인 타입 마스크와 상기 채널 영역 정의 패턴을 선택적으로 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성하는 단계;상기 개구부를 통하여 로컬 채널 이온 주입을 수행하여 상기 활성영역 안에 채널 이온 주입층을 형성하는 단계;상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성하는 단계;상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 소자분리막을 형성하고, 상기 활성영역에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시키는 단계;상기 핀 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위로 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 라인 타입 마스크의 높이와 상기 채널 영역 정의 패턴의 높이의 합은 상기 소오스 및 드레인의 깊이보다 같거나 크게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 채널 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 채널 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 안이나 상기 활성영역 표면에 주입되도록 상기 로컬 채널 이온 주입의 주입 에너지를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 채널 이온 주입층을 형성하는 단계 이후,상기 활성영역 상부에 상기 채널 이온 주입층의 불순물과 반대되는 도전형의 불순물을 주입하여 문턱전압 조절 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제16항에 있어서, 상기 문턱전압 조절 이온 주입층을 형성하는 단계는 상기 차단막을 이온 주입 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제17항에 있어서, 상기 문턱전압 조절 이온 주입층을 형성하는 불순물 이외의 불순물은 상기 차단막 안에 주입되도록 주입 에너지를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 활성영역 하드 마스크는 실리콘 질화막으로 형성하고 상기 등방성 식각은 인산(H3PO4)을 이용한 습식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 등방성 식각은 습식 식각 또는 플라즈마를 이용한 건식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 갭 필 산화막 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각(blanket etch)을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항 또는 제19항에 있어서, 상기 라인 타입 마스크는 실리콘 산화질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서, 상기 차단막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 차단막은 HDP(High Density Plasma)-CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 차단막의 평탄화에는 CMP 또는 전면 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 소자분리막은 제1 돌출부 및 제2 돌출부의 측면들을 노출시키는 함몰부를 가지게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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