KR100534104B1 - 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법 - Google Patents

삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법 Download PDF

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Abstract

삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그 제조방법을 제공한다. 반도체기판 상에 형성된 활성영역 마스킹 패턴을 이용하여 소오스/드레인 영역 사이의 상기 반도체기판 내에 중심 트렌치를 형성한다. 상기 중심 트렌치 형성에 따라 반도체기판의 소정 영역들로부터 돌출되고, 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역들이 형성된다. 소오스/드레인 영역은 각각 상기 채널영역들의 양단을 서로 연결시키고 상기 채널영역들과 동일한 높이를 갖는다. 상기 채널영역들의 상부면들 및 측벽들을 덮으면서 상기 채널영역들의 상부를 가로지르는 게이트 전극이 형성된다.

Description

삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그 제조방법{metal oxide semiconductor(MOS) transistors having three dimensional channels and methods of fabricating the same}
본 발명은 반도체소자 제조 분야에 관한 것으로, 특히 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자의 고성능화 및 고집적화의 일환으로 전계효과 트랜지스터 크기의 축소가 진행되고 있다. 즉, 전계효과 트랜지스터의 채널 길이를 20 ㎚ 내지 30 ㎚ 수준까지 축소화하기 위해 많은 연구들이 진행되고 있으나, 아직까지 제품에 적용될 수준의 특성을 얻지 못하고 있다. 그 이유는 소오스와 드레인 사이의 간격이 극히 짧아짐에 따른 단채널 효과(short channel effect)에 의해 소오스와 채널 전위가 드레인 전위의 영향을 받는 것을 효율적으로 억제하기 어렵기 때문이다. 따라서, 차세대에 사용될 극소 채널 길이를 갖는 트랜지스터를 구현하기 위해서는 단채널 효과의 발생을 효율적으로 억제하여야 한다.
그러나, 반도체 표면에 평행하게 채널이 형성되는 종래 CMOS (complementary metal oxide semiconductor) 소자는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기 어렵다.
종래 평탄 채널 CMOS 소자를 대체할 수 있는 소자 구조로서 채널 양쪽에 게이트를 두어 채널의 전위를 효과적으로 조절할 수 있는 이중 게이트 전계 효과 트랜지스터가 제안된 바 있다. 아울러, 기존의 반도체 공정 기술을 그대로 이용하면서 전면/후면 게이트를 가지는 이중 게이트 전계효과 트랜지스터를 제조하기 위한 노력의 일환으로 핀 전계 효과 트랜지스터(Fin field effect transistor, Fin-FET)가 제안된 바 있다. 첸밍 후(Chenming Hu) 등은 미국특허 제6,413,802B1호에서 "기판으로부터 수직하게 확장된 이중 게이트 채널 구조를 갖는 핀펫 및 그 제조방법(fin FET transistor structure having a double gate channel extending vertically from a substrate and methods of manufacture)"이라는 제목으로 단채널 효과를 억제할 수 있으며 구동 전류를 증가시킬 수 있는 핀 채널 상의 이중 게이트를 개시한 바 있다. Fin-FET 이중 게이트 소자는 평탄 채널 CMOS 소자와 달리 수직한 채널을 구비하여 소자 크기의 축소화에 매우 유리할 뿐만 아니라, 종래 평탄 채널 CMOS 트랜지스터 제조 기술과 높은 호환성을 갖는 장점이 있다.
Fin-FET 이중 게이트 소자와 같이 기판 상에 삼차원 구조의 채널을 형성하기 위해서는 사진식각 공정이 진행되어야 한다. 그러나, 사진식각 공정으로 구현할 수 있는 선폭의 크기는 제한이 있다. 따라서, 사진 식각 공정 한계 이하의 미세 선폭을 갖는 삼차원 구조의 채널을 형성하기 위해 스페이서를 이용하는 방법이 제안된 바 있다.
도 1a 내지 도 4a, 도 1b 내지 도 4b 그리고 도 1c 내지 도 4c를 참조하여 종래 기술에 따른 모스 트랜지스터 제조방법을 설명한다.
먼저, 도 1a 내지 도 1c에 보이는 바와 같이 반도체기판(10)의 활성영역 상에 마스크 패턴(M)을 형성한다. 이어서, 상기 마스크 패턴(M)을 식각방지막으로 소자분리 영역의 상기 반도체기판(10)을 식각하여 활성영역을 둘러싸는 트렌치를 형성한다. 다음으로, 상기 트렌치를 포함한 반도체기판 상에 절연막을 형성하고, 상기 마스크 패턴(M1) 표면이 노출될 때까지 상기 절연막을 제거하여 상기 트렌치 내에 소자분리막(11)을 형성한다.
다음으로, 도 2a 내지 도 2c에 보이는 바와 같이 상기 마스크 패턴(M)을 제거하여 상기 활성영역의 상기 반도체기판(10) 표면과 상기 소자분리막(11)의 측면을 노출시킨다. 상기 마스크 패턴(M)을 제거함에 따라 도 2a에 보이는 바와 같이 길이가 'L1'이고 폭이 'W1'인 활성영역이 반도체기판(10) 표면에 확보된다.
이어서, 도 3a 내지 도 3c에 보이는 바와 같이 노출된 상기 소자분리막(11)의 측면에 스페이서(13)를 형성한다. 상기 소자분리막(11) 및 상기 스페이서(13)를 식각마스크로 상기 반도체기판(10)을 식각하여 상기 활성영역의 상기 반도체기판(10) 내에 트렌치(14)를 형성한다.
다음으로, 도 4a 내지 도 4c에 보이는 바와 같이 상기 스페이서(13)를 제거하여 그 하부의 상기 반도체기판(10)을 노출시키면서, 상기 소자분리막(11)의 일부를 제거한다. 이에 따라 상기 트렌치(14)와 상기 소자분리막(11) 사이에 돌출된 상기 반도체기판(10)으로 이루어지며 서로 평행한 채널영역(C)이 마련된다.
전술한 종래 모스 트랜지스터 제조방법에서는 활성영역의 가장자리를 덮는 스페이서를 이용하여 트렌치를 형성하는데, 상기 스페이서의 폭 만큼 활성영역의 면적이 감소된다. 즉, 도 2a 내지 도 4a에 보이는 바와 같이, 스페이서(13) 형성 전에 길이 'L1' 및 폭 'W1'을 갖도록 확보된 활성 영역이 보다 작은 길이 'L2' 및 폭 'W2'를 갖는 활성영역으로 축소된다. 그에 따라 소오스/드레인 콘택 면적이 작아지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 삼차원 구조의 채널을 구비하며 소오스/드레인 콘택 면적의 감소를 방지할 수 있는 모스 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 모스 트랜지스터는, 반도체기판의 소정영역으로부터 돌출된 활성영역을 구비한다. 상기 활성영역을 둘러싸고 상기 활성영역의 상부면 보다 낮은 표면을 갖는 소자분리막이 배치된다. 상기 활성영역의 중심부로부터 리세스되어 서로 이격된 복수개의 채널영역들 및 상기 채널영역들의 양 단들을 연결시키는 소오스/드레인 영역들을 한정하는 적어도 하나의 중심 트렌치가 배치된다. 상기 채널영역들의 상부를 가로지르고 상기 채널영역들의 측벽들 및 상부면들을 덮는 게이트 전극이 배치된다.
또한 상기 기술적 과제를 해결하기 위한 본 발명에 따른 모스 트랜지스터 제조방법은, 반도체기판의 소정 영역 상에 활성영역 마스킹 패턴을 형성한다. 상기 활성영역 마스킹 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 활성영역을 둘러싸는 트렌치 영역을 형성한다. 상기 트렌치 영역을 채우는 소자분리막을 형성한다. 상기 활성영역 마스킹 패턴을 패터닝하여 소오스/드레인 영역 사이 활성영역의 가장자리를 노출시키는 채널영역 정의 패턴을 형성한다. 상기 소자분리막 및 상기 노출된 활성영역을 덮는 차단막을 형성한다. 상기 채널영역 정의 패턴을 제거하여 상기 활성영역의 중심부를 노출시킨다. 상기 활성영역의 중심부를 식각하여 상기 활성영역의 가장자리로 이루어진 한 쌍의 채널영역들 및 한 쌍의 소오스/드레인 영역들을 한정하는 중심 트렌치를 형성하되, 상기 한 쌍의 채널영역들은 서로 평행하도록 형성되고 상기 한쌍의 소오스 영역들은 상기 한 쌍의 채널영역들의 양단들을 서로 연결시키도록 형성된다. 상기 차단막을 제거하여 상기 채널영역들 및 상기 소오스 및 드레인 영역들의 외측벽들을 노출시킨다. 상기 채널영역들의 측벽들 및 상부면들을 덮고 상기 채널영역들의 상부를 가로지르는 게이트 전극을 형성한다.
또한 상기 기술적 과제를 해결하기 위한 본 발명에 따른 모스 트랜지스터 제조방법은, 반도체기판의 소정 영역 상에 활성영역 마스킹 패턴을 형성한다. 상기 활성영역 마스킹 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 활성영역을 둘러싸는 트렌치 영역을 형성한다. 상기 트렌치 영역을 채우는 소자분리막을 형성한다. 상기 활성영역 마스킹 패턴을 패터닝하여 소오스/드레인 영역을 노출시키는 소오스/드레인 영역 정의 패턴을 형성한다. 상기 소자분리막 및 상기 노출된 소오스/드레인 영역을 덮는 차단막을 형성한다. 상기 소오스/드레인 영역 정의 패턴을 제거하여 개구부를 형성하여 상기 소오스/드레인 영역 사이의 상기 활성영역을 노출시킨다. 상기 개구부 측벽에 스페이서를 형성한다. 상기 차단막 및 상기 스페이서를 식각방지막으로 이용하여 상기 활성영역을 식각해서 상기 활성영역의 가장자리로 이루어진 한 쌍의 채널영역들 및 한 쌍의 소오스/드레인 영역들을 한정하는 중심 트렌치를 형성하되, 상기 한 쌍의 채널영역들은 서로 평행하도록 형성되고 상기 한쌍의 소오스 영역들은 상기 한 쌍의 채널영역들의 양단들을 서로 연결시키도록 형성된다. 상기 차단막 및 상기 스페이서를 제거하여 상기 채널영역들 및 상기 소오스 및 드레인 영역들의 외측벽들을 노출시킨다. 상기 채널영역들의 측벽들 및 상부면들을 덮고 상기 채널영역들의 상부를 가로지르는 게이트 전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5a 내지 도 16a, 도 5b 내지 도 16b, 도 5c 내지 도 16c 및 도 11d를 참조하여 본 발명의 실시예에 따른 모스 트랜지스터 제조방법을 설명한다.
먼저 도 5a 내지 도 5c에 보이는 바와 같이, 반도체기판(20) 상에 활성영역 마스킹 패턴(M1)을 형성한다. 상기 활성영역 마스킹 패턴(M1)은 800 Å 내지 2000 Å 두께의 질화막으로 형성할 수 있다. 이어서, 상기 활성영역 마스킹 패턴(M1)을 식각방지막으로 소자분리 영역의 상기 반도체기판(20)을 식각하여 상기 활성영역을 둘러싸는 소자분리 트렌치(100)를 형성한다. 상기 소자분리 트렌치(100)는 1000 Å 내지 2000 Å 깊이로 형성한다.
그 후, 두 채널의 문턱전압이 다른 모스 트랜지스터를 형성하고자 할 경우에는, 상기 소자분리 트렌치(100)를 갖는 반도체기판에 경사 이온주입법을 이용해서 상기 소자분리 트렌치(100) 중 한쪽 측벽을 도핑하여 수직으로 도핑된 층(I)을 형성할 수 있다. 다음으로, 상기 소자분리 트렌치(100)를 포함한 상기 반도체기판(20) 상에 절연막(21)을 형성하고, 상기 활성영역 마스킹 패턴(M1)의 표면이 노출될 때까지 상기 절연막(21)을 전면식각 또는 화학기계적 연마(chemical mechanical polishing, CMP)하여 평탄화시킨다. 상기 절연막(21)은 산화막으로 형성하는 것이 바람직하다.
다음으로, 도 6a 내지 도 6c에 보이는 바와 같이 상기 활성영역 마스킹 패턴(M1)을 선택적으로 식각하여 그 양단에 소오스 영역(20A) 및 드레인 영역(20B)을 노출시키는 소오스/드레인 영역 정의 패턴(M2)을 형성한다. 이어서, 상기 절연막(21)을 식각하여 상기 소자분리 트렌치 내에 STI(shallow trench isolation) 구조의 소자분리막(21A)을 형성한다. 이때, 상기 소자분리 트렌치(100)의 일부만이 상기 소자분리막(21A)으로 채워질 수도 있다.
다음으로, 도 7a 내지 도 7c에 보이는 바와 같이 상기 소오스/드레인 영역 정의 패턴(M2)을 패터닝하여 상기 소오스/드레인 영역 정의 패턴(M2) 보다 폭과 길이가 축소되어 소오스 영역과 드레인 영역 사이의 활성영역 가장자리(E)를 노출시키는 채널영역 정의 패턴(M3)을 형성한다. 이때, 식각마스크를 이용하지 않는 전면 식각(blanket etch)으로 상기 소오스/드레인 영역 정의 패턴(M2)을 등방성 식각하여 상기 채널영역 정의 패턴(M3)을 형성한다. 상기 등방성 식각은 인산을 이용한 습식식각으로 실시하거나 또는 플라즈마를 이용한 건식식각으로 실시하는 것이 바람직하다. 상기 소오스/드레인 영역 정의 패턴(M2)의 폭과 상기 채널영역 정의 패턴(M3)의 폭의 차에 의해서 채널의 폭(CW)의 임계치수가 결정된다.
다음으로, 도 8a 내지 도 8c에 보이는 바와 같이 상기 채널영역 정의 패턴(M3) 형성이 완료된 전체 구조상에 차단막(masking layer)(22)을 형성하고, 상기 채널영역 정의 패턴(M3)의 표면이 노출될 때까지 상기 차단막(22)을 전면식각 또는 화학기계적 연마하여 평탄화시킨다. 상기 차단막(22)은 산화막으로 형성할 수 있다.
이어서, 도 9a 내지 도 9c에 보이는 바와 같이 상기 채널영역 정의 패턴(M3)을 제거함으로써 상기 차단막(22) 내에 개구부(200)를 형성하여 상기 반도체기판(20) 표면을 노출시킨다. 상기 채널영역 정의 패턴(M3)은 인산을 이용한 습식식각으로 제거하는 것이 바람직하다. 이어, 상기 개구부(200)를 갖는 반도체기판(20) 상에 채널 이온 주입 공정을 실시할 수 있다. 상기 이온 주입 공정에 의한 채널 도핑 영역은 상기 차단막(22) 하부의 상기 활성영역 내부에 형성된다. 이때, 상기 이온 주입 공정은 서로 다른 에너지를 사용하여 여러 번에 걸쳐 실행함으로써 상기 활성영역 내에 수직방향으로 균일한 채널 도핑 영역을 형성하는 것이 바람직하다.
다음으로, 도 10a 내지 도 10c에 보이는 바와 같이 상기 개구부(200) 형성 후 노출된 상기 반도체기판(20)을 식각하여 소오스 영역(20A)과 드레인 영역(20B) 사이의 반도체기판(20) 내에 중심 트렌치(210)를 형성한다. 상기 중심 트렌치(210)는 소오스 영역(20A)에 접하는 제1 측벽(211), 상기 제1 측벽(211)과 대향하며 드레인 영역(20B)과 접하는 제2 측벽(212), 상기 제1 측벽(211)과 상기 제2 측벽(212) 사이에 각각 위치하여 서로 대향하는 제3 측벽(213) 및 제4 측벽(214), 그리고 저면(215)으로 이루어진다. 이때, 상기 중심 트렌치(210)의 저면(215)이 상기 소자분리막(21A)의 저면 보다 높게 위치하도록 형성하는 것이 바람직하다.
한편, 상기 소오스 영역(20A)과 드레인 영역(20B) 사이에 형성되는 상기 중심 트렌치(210)의 크기는 상기 개구부(200)의 크기에 의해 결정되고, 상기 개구부(200)의 크기는 상기 채널영역 정의 패턴(M3)에 의해 결정된다. 따라서, 소오스/드레인 영역(20A, 20B)의 각 면적을 증가시키기 위해서는 상기 채널영역 정의 패턴(M3)의 폭이 가능한한 작아야 한다. 본 발명의 실시예에서는 상기 채널영역 정의 패턴(M3)의 폭을 게이트 전극의 폭과 동일하거나 작게 형성하는 것이 바람직하다.
이어서, 도 11a 내지 도 11c에 보이는 바와 같이 상기 차단막(22)을 제거하면서 과도 식각을 실시하여 상기 소자분리막(21A)을 리세스시킨다. 이때, 상기 리세스된 소자분리막(21A)의 상부면은 상기 중심 트렌치(210)의 저면(215)과 같거나 또는 높게 위치하도록 형성하는 것이 바람직하다. 이에 따라 그 각각이 상기 소자분리막(21A)과 상기 중심 트렌치(210) 사이의 반도체기판(20) 표면으로 이루어지는 제1 돌출부(301) 및 제2 돌출부(302)가 노출된다. 상기 제1 돌출부(301) 및 제2 돌출부(302)의 상부면들 및 측벽면들은 채널영역(C)을 제공하고 상기 중심 트렌치(210)를 사이에 두고 서로 평행하다. 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부 표면은 상기 소오스 영역(20A) 및 상기 드레인 영역(20B)과 동일 높이를 갖는다.
상기 제1 돌출부(301)의 일측벽은 상기 중심 트렌치(210)의 제3 측벽(213)을 이룬다. 상기 제1 돌출부(301)와 대향하는 상기 제2 돌출부(302)의 일측벽은 상기 중심 트렌치(210)의 제4 측벽(214)을 이룬다. 두 채널의 문턱전압이 다른 모스 트랜지스터를 형성하고자 할 경우에는, 상기 제 2 돌출부(302)는 도 5c에 나타낸바와 같이 반도체기판에 경사 이온주입법을 이용해서 형성한 수직으로 도핑된 층(I)을 포함하게 된다. 따라서, 제 1 돌출부(301)와 제 2 돌출부(302)의 채널 도핑이 다르게 형성된다. 이에 따라, 하나의 모스 트랜지스터에서 2개의 문턱전압(Vth)을 갖도록 제작할 수 있게 된다. 상기 소오스 영역(20A)과 상기 드레인 영역(20B) 각각은 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 양단들을 서로 연결시킨다.
한편, 앞서 말한 바와 같이 상기 소자분리 트렌치(100)의 일부에만 상기 소자분리막(21A)이 채워져 있던 경우에는 상기 과도식각을 생략할 수 있다. 따라서, 과도식각없이 상기 차단막(22)만을 제거함으로써 상기 제1 돌출부(301) 및 제2 돌출부(302)를 노출시킬 수도 있다. 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)형성 후, 상기 중심 트렌치(210) 저면에 채널 형성 방지 영역(23A)을 형성할 수도 있다.
또한, 도 11d에서와 같이 상기 채널 형성 방지 영역(23A)을 형성하기 전에 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 갖는 반도체기판을 H2 또는 Ar 가스 분위기에서 열처리하여 상기 채널영역들(C) 및 상기 중심 트렌치(210)의 모서리 부분을 완만한 곡면 형태로 형성할 수 있다. 그 결과 완만한 곡면을 가진 채널영역(C1) 및 중심 트렌치(210A)가 형성된다. 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)와 같이 모서리 부분이 뾰족하게 형성된 경우 모서리 부분에 기생채널이 형성되어 문턱전압(Vth)이 낮아지는 문제가 발생할 수 있다. 따라서 이러한 문제를 방지하기 위해 모서리 부분을 곡면으로 완만하게 형성할 수 있다. 그 후, 상기 중심 트렌치(210) 저면에 채널 형성 방지 영역(23A)을 형성할 수도 있다.
다음으로, 도 12a 내지 도 12c에 보이는 바와 같이, 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르는 게이트 절연막(24A) 및 게이트 전극(25A)을 형성한다. 이 때, 상기 게이트 전극(25A)은 상기 소오스 영역(20A) 과 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부를 채우고, 상기 중심 트렌치(210)와 동일한 폭을 갖으면서 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)을 가로지르도록 형성된다. 이어, 상기 게이트 전극(25A)의 측벽들을 덮는 게이트 스페이서(26A)를 형성한다.
제작될 모스 트랜지스터가 플래시 메모리 소자에 적용될 경우, 상기 게이트 절연막(24A)은 산화막, 질화막, 알루미늄 산화막, 고유전막 및 나노-결정실리콘을 함유한 절연막 중 하나이거나 또는 적어도 두층의 조합으로 형성할 수 있다. 이때, 도 5c에 나타낸 경사 이온주입법을 이용해서 형성한 수직으로 도핑된 층(I)의 형성은 생략한다.
이와 달리, 도 13a 내지 도 13c에 보이는 바와 같이, 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르는 게이트 절연막(24B) 및 게이트 전극(25B)을 형성한다. 이 때, 상기 게이트 전극(25B)은 상기 소오스 영역(20A) 과 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부를 채우고, 상기 소오스 영역(20A) 및 상기 드레인 영역(20B)의 상부면 일부를 덮으면서, 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)를 가로지르도록 형성된다. 이어, 상기 게이트 전극(25B)의 측벽들을 덮는 게이트 스페이서(26B)를 형성한다.
또 다른 방법으로, 도 14a 내지 도 14c에 보이는 바와 같이, 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르는 게이트 절연막(24C) 및 게이트 전극(25C)을 형성한다. 이 때, 상기 게이트 전극(25C)은 상기 소오스 영역(20A) 및 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부에 상기 중심 트렌치(210) 폭보다 작은 폭을 갖고, 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)를 가로지르도록 형성된다. 이어, 상기 게이트 전극(25C)의 측벽들을 덮되, 상기 중심 트렌치(210)를 모두 채우는 게이트 스페이서(26C)를 형성한다.
다음으로, 도 15a 내지 도 15c에 보이는 바와 같이, 상기 소오스 영역(20A) 및 드레인 영역(20B) 상부에 selective Si 또는 Ge층(G1)을 성장시켜 상승된(raised) 소오스/드레인 영역을 형성할 수 도 있다. 상기 소오스 영역 및 드레인 영역에 이온을 주입하여 소오스(20C) 및 드레인(20D)을 형성한다. 그 후, 상기 소오스(20C) 및 드레인(20D)을 갖는 반도체기판 상에 스트레인(strain) 유발막(S)을 형성할 수 있다. 상기 스트레인(strain) 유발막(S)은 SiON 또는 SiN막으로 형성하는 것이 바람직하다. 상기 스트레인(strain) 유발막(S)은 상기 소오스(20C) 및 드레인(20D) 사이의 채널영역들(C)의 격자상수를 변화시키어 채널영역들(C) 내에서의 전하이동도를 증가시키는 역할을 한다. 이어서, 상기 반도체기판 상에 층간절연막(27)을 형성하고 상기 스트레인(strain) 유발막(S) 및 상기 층간절연막(27)을 선택적으로 식각하여 소오스(20C) 및 드레인(20D)을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀을 통하여 상기 소오스(20C) 및 드레인(20D)에 각각 콘택되는 소오스 전극(28A) 및 드레인 전극(28B)을 형성한다.
이와 달리, 상기 게이트 전극(25A, 25B 또는 25C) 및 게이트 스페이서(26A, 26B 또는 26C)를 형성한 후, 도 16a 내지 도 16c에 나타낸 바와 같이 상기 소오스 영역(20A) 및 드레인 영역(20B) 상부를 습식식각에 의해 상기 게이트 스페이서(26A) 아래 영역까지 식각한 후, 상기 식각된 영역에 4족 원소 또는 4족 원소의 화합물층(G2)을 형성할 수 도 있다. 그 후, 상기 소오스 영역 및 드레인 영역에 이온을 주입하여 소오스(20C) 및 드레인(20D)을 형성한다. 상기 4족 원소 또는 4족 원소의 화합물층(G2)은 상기 소오스(20C) 및 드레인(20D) 사이의 채널영역들(C)의 격자상수를 증가시키어 채널영역들(C) 내에서의 전하이동도를 증가시키는 역할을 한다. 이어서, 상기 반도체기판 상에 층간절연막(27)을 형성하고 선택적으로 식각하여 소오스(20C) 및 드레인(20D)을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀을 통하여 상기 소오스(20C) 및 드레인(20D)에 각각 콘택되는 소오스 전극(28A) 및 드레인 전극(28B)을 형성한다.
전술한 본 발명의 실시예에서는 활성영역 마스킹 패턴으로부터 얻어진 소오스/드레인 영역 정의 패턴을 등방성 식각하여 채널영역 정의 패턴을 형성한다. 이어서, 상기 채널영역 정의 패턴을 식각마스크로 이용한 식각 공정으로 소오스 영역과 드레인 영역 사이의 반도체기판에 중심 트렌치를 형성하는 방법을 보이고 있다. 상기 중심 트렌치는 상기 소오스/드레인 영역 정의 패턴을 이용한 개구부를 형성하고 상기 개구부 측벽에 스페이서를 형성함으로써 형성될 수도 있다.
이하, 도 17a 내지 도 20a, 도 17b 내지 도 20b 그리고 도 17c 내지 도 20c를 참조하여 본 발명의 다른 실시예에 따른 모스 트랜지스터 제조방법을 설명한다.
먼저 도 17a 내지 도 17c에 보이는 바와 같이, 반도체기판(SO) 상에 활성영역 마스킹 패턴(M1)을 형성한다. 상기 반도체기판(SO)으로 SOI(silicon on insulator), GOI(germanium on insulator) 또는 SGOI(silicon-germanium on insulator)기판을 사용하여 제작할 수 있다. 상기 반도체기판(SO)은 지지기판(S1), 매몰된(buried) 절연층(O) 및 활성영역기판(S2)을 포함한다. 상기 활성영역 마스킹 패턴(M1)은 800 Å 내지 2000 Å 두께의 질화막으로 형성할 수 있다. 이어서, 상기 활성영역 마스킹 패턴(M1)을 식각방지막으로 소자분리 영역의 상기 반도체기판(SO)을 식각하여 상기 활성영역을 둘러싸는 소자분리 트렌치(100)를 형성한다. 이때, 상기 소자분리 트렌치(100) 저면이 상기 매몰된(buried) 절연층(O) 하부에 위치하도록 형성한다. 상기 소자분리 트렌치(100)는 1000 Å 내지 2000 Å 깊이로 형성할 수 있다.
다음으로, 상기 소자분리 트렌치(100)를 포함한 상기 반도체기판(SO) 상에 절연막(21)을 형성하고, 상기 활성영역 마스킹 패턴(M1)의 표면이 노출될 때까지 상기 절연막(21)을 전면식각 또는 화학기계적 연마(chemical mechanical polishing, CMP)하여 평탄화시킨다. 상기 절연막(21)은 산화막으로 형성하는 것이 바람직하다.
도 18a 내지 도 18c를 살펴보면, 상기 활성영역 마스킹 패턴(M1)을 선택적으로 식각하여 상기 소오스/드레인 영역 정의 패턴(M2)을 형성한다. 상기 이어서, 전체 구조상에 차단막(22)을 형성하고, 상기 소오스/드레인 영역 정의 패턴(M2)의 표면이 노출될 때까지 상기 차단막(22)을 전면식각 또는 화학기계적 연마하여 평탄화시킨다. 상기 차단막(22)은 산화막으로 형성할 수 있다.
다음으로, 도 19a 내지 도 19c에 보이는 바와 같이 상기 소오스/드레인 영역 정의 패턴(M2)을 제거함으로써 상기 차단막(22) 내에 개구부(220)를 형성하여 상기 활성영역기판(S2) 표면을 노출시킨다. 이어서, 상기 개구부(220) 측벽에 스페이서(30)를 형성한다. 상기 스페이서(30)는 상기 개구부(220) 형성이 완료된 상기 반도체기판(SO) 전면에 절연막, 예로써 산화막을 증착하고 전면식각을 실시하여 형성한다. 상기 소오스/드레인 영역 정의 패턴(M2)은 인산을 이용한 습식식각으로 제거하는 것이 바람직하다. 상기 스페이서(30) 형성 후 노출되는 활성영역기판(S2) 표면의 면적은 상기 소오스/드레인 영역 정의 패턴(M2) 및 상기 스페이서(30)의 폭에 의해 결정된다. 그리고, 상기 개구부(220)와 상기 스페이서(30)에 의해 소오스 영역과 드레인 영역 사이에 형성되는 중심 트렌치의 크기가 결정된다. 또한, 상기 스페이서(30)의 폭에 의해 채널의 폭의 임계치수가 결정된다.
다음으로, 도 20a 내지 도 20c에 보이는 바와 같이 상기 반도체기판(SO)을 식각하여 소오스 영역과 드레인 영역 사이에 중심 트렌치(210)를 형성한다. 상기 중심 트렌치(210)는 소오스 영역(20A)에 접하는 제1 측벽(211), 상기 제1 측벽(211)과 대향하며 드레인 영역(20B)과 접하는 제2 측벽(212), 상기 제1 측벽(211)과 상기 제2 측벽(212) 사이에 각각 위치하여 서로 대향하는 제3 측벽(213) 및 제4 측벽(214), 그리고 저면(215)으로 이루어진다. 상기 중심 트렌치(210)의 저면(215)에 상기 매몰된(buried) 절연층(O)을 노출시키도록 형성할 수 있다. 상기 중심 트렌치(210)의 저면(215)에 노출된 상기 매몰된(buried) 절연층(O)에 의해 후속 공정에서 상기 중심 트렌치(210)의 바닥면에 채널 형성 방지 영역 형성 공정을 생략할 수 있게 된다.
이후, 전술한 본 발명의 실시예에 따라 스페이서(30) 및 차단막(22)을 제거하고 게이트 절연막 및 게이트 전극 형성 등의 후속 공정을 실시한다.
한편, 상기 채널영역 형성 방지막(23A)은 다양한 방법으로 형성할 수 있다.
이하, 도 21a 및 도 21b를 참조하여 본 발명의 실시예에 따른 채널영역 형성 방지 영역의 형성 방법을 설명한다.
도 21a에 보이는 바와 같이 상기 중심 트렌치(210) 형성이 완료된 반도체기판 상부에 매립 특성이 우수한 물질을 증착하여 채널 형성 방지층(23)을 형성한다.
채널 형성 방지층(23)의 표면에서 중심 트렌치(210)의 저면에 이르는 깊이(d2)는 소자분리막(21A) 표면에 이르는 깊이(d1) 보다 깊다. 따라서 습식식각을 실시하여 도 17b에 보이는 바와 같이 중심 트렌치(210) 저면에 상기 채널 형성 방지 영역(23A)을 형성할 수 있다. 상기 채널 형성 방지층(23)은 HDP(high density plasma) 산화막, BPSG(borophosphosilicate glass) 또는 PSG(phosphosilicate glass)를 증착하여 형성한다. 상기 습식식각은 HF와 H2O의 혼합액이나 HF와 NH4F의 혼합액을 이용하여 실시한다.
이하, 도 22a 및 도 22b를 참조하여 본 발명의 다른 실시예에 따른 채널 형성 방지 영역의 형성 방법을 설명한다.
상기 중심 트렌치(210)의 형성이 완료된 후, 도 22a에 보이는 바와 같이 상기 차단막을 이온주입 방지막으로 이용하여 상기 중심 트렌치 저면의 상기 반도체기판(20) 내에 산소(O2) 이온을 주입한다. 상기 차단막(22) 내에 형성된 개구부 측벽에 스페이서를 형성한 경우에는 상기 스페이서도 이온주입 방지막으로서 역할한다.
이어서, 열처리를 실시하여 도 22b에 보이는 바와 같이 상기 중심 트렌치(210) 저면의 상기 반도체기판(20) 내에 채널 형성 방지 영역(23A)을 형성하고, 상기 차단막(22)을 제거한다.
한편, 상기 산소 이온 이외에 채널의 문턱 전압 조절을 위한 이온과 동일한 도전형의 이온을 주입하여 상기 채널 형성 방지 영역을 형성할 수도 있다.
즉, 상기 중심 트렌치(210) 형성이 완료된 후, 상기 차단막을 이온주입 방지막으로 사용하여 상기 중심 트렌치 저면의 상기 반도체기판 내에 채널 문턱 전압 조절용 이온과 동일한 도전형의 이온을 주입하되, 채널영역보다 높은 농도의 이온을 주입한다. 이와 같이 형성된 채널 형성 방지 영역의 문턱전압은 소자의 동작 전압보다 높아져 중심 트렌치 저면의 상기 반도체기판 내에 채널이 형성되는 것을 방지할 수 있다.
도 12a 내지 15a, 도 12b 내지 15b 및 도 12c 내지 15c를 다시 참조하여 본 발명의 여러 실시예에 따른 모스 트랜지스터의 구조적 특징을 설명하기로 한다.
먼저, 도 12a 내지 도 12c를 살펴보면, 상기 모스 트랜지스터는 반도체기판(20)의 소정영역들로부터 돌출되고 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역(C)을 포함한다. 상기 채널영역(C)들의 양단은 소오스 영역(20A) 및 드레인 영역(20B)에 의해 연결된다. 상기 소오스 영역(20A) 및 드레인 영역(20B)들은 상기 채널영역(C)을 이루는 돌출부들(301, 302)의 상부 표면과 동일한 높이를 가진다. 또한, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)과 채널영역을 이루는 상기 돌출부들(301, 302) 사이의 연결 부분에서, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)의 폭은 상기 제 1 돌출부(301) 및 상기 제 2 돌출부(302)의 폭과 상기 중심 트렌치(210)의 폭을 합한 것과 동일한 것이 바람직하다.
게이트 절연막(24A) 및 게이트 전극(25A)은 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르도록 배치된다. 이 때, 상기 게이트 전극(25A)은 상기 소오스 영역(20A) 과 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부를 채우고, 상기 중심 트렌치(210)와 동일한 폭을 갖으면서 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)를 가로지르도록 배치된다. 상기 게이트 전극(25A)의 측벽들을 덮는 게이트 스페이서(26A)가 배치된다.
이와 달리, 도 13a 내지 도 13c에 보이는 바와 같이, 다른 실시예에 따른 모스 트랜지스터는 반도체기판(20)의 소정영역들로부터 돌출되고 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역(C)을 포함한다. 상기 채널영역(C)들의 양단은 소오스 영역(20A) 및 드레인 영역(20B)에 의해 연결된다. 상기 소오스 영역(20A) 및 드레인 영역(20B)들은 상기 채널영역(C)을 이루는 돌출부들(301, 302)의 상부 표면과 동일한 높이를 가진다. 또한, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)과 채널영역을 이루는 상기 돌출부들(301, 302) 사이의 연결 부분에서, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)의 폭은 상기 제 1 돌출부(301) 및 상기 제 2 돌출부(302)의 폭과 상기 중심 트렌치(210)의 폭을 합한 것과 동일한 것이 바람직하다.
게이트 절연막(24B) 및 게이트 전극(25B)은 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르도록 배치된다. 이 때, 상기 게이트 전극(25B)은 상기 소오스 영역(20A) 과 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부를 채우고, 상기 소오스 영역(20A) 및 상기 드레인 영역(20B)의 상부면 일부를 덮으면서, 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)을 가로지르도록 배치된다. 상기 채널영역(C)들의 도핑농도가 서로 다르게 배치될 수 있다. 상기 게이트 전극(25B)의 측벽들을 덮는 게이트 스페이서(26B)가 배치된다.
한편, 도 14a 내지 도 14c에 보이는 바와 같이, 또 다른 실시예에 따른 모스 트랜지스터는 반도체기판(20)의 소정영역들로부터 돌출되고 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역(C)을 포함한다. 상기 채널영역(C)들의 양단은 소오스 영역(20A) 및 드레인 영역(20B)에 의해 연결된다. 상기 소오스 영역(20A) 및 드레인 영역(20B)들은 상기 채널영역(C)을 이루는 돌출부들(301, 302)의 상부 표면과 동일한 높이를 가진다. 또한, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)과 채널영역을 이루는 상기 돌출부들(301, 302) 사이의 연결 부분에서, 상기 소오스 영역(20A) 또는 상기 드레인 영역(20B)의 폭은 상기 제 1 돌출부(301) 및 상기 제 2 돌출부(302)의 폭과 상기 중심 트렌치(210)의 폭을 합한 것과 동일한 것이 바람직하다.
게이트 절연막(24C) 및 게이트 전극(25C)은 상기 채널영역(C)을 이루는 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)의 상부면들 및 측벽들을 덮으면서 상기 제1 돌출부(301) 및 상기 제2 돌출부(302)를 가로지르도록 배치된다. 이 때, 상기 게이트 전극(25C)은 상기 소오스 영역(20A) 및 상기 드레인 영역(20B) 사이의 상기 중심 트렌치(210) 내부에 상기 중심 트렌치(210) 폭보다 작은 폭을 갖고, 상기 채널영역(C)의 상부면들 및 측벽들을 덮으면서 상기 채널영역(C)를 가로지르도록 배치된다. 상기 게이트 전극(25C)의 측벽들을 덮되, 상기 중심 트렌치(210)를 모두 채우는 게이트 스페이서(26C)가 배치된다.
다음으로, 도 15a 내지 도 15c에 보이는 바와 같이 상기 도 12a 내지 도 12c에 나타낸 모스 트랜지스터 구조의 소오스 영역(20A) 및 드레인 영역(20B) 상부에 selective Si, SiGe 또는 Ge층(G1)이 배치되어 상승된(raised) 소오스/드레인 영역이 배치될 수 도 있다. 상기 소오스 영역 및 드레인 영역에 소오스(20C) 및 드레인(20D)이 배치된다. 상기 소오스(20C) 및 드레인(20D)을 갖는 반도체기판 상에 스트레인(strain) 유발막(S)을 배치할 수 도 있다. 상기 스트레인(strain) 유발막(S)은 SiON 또는 SiN막인 것이 바람직하다. 상기 스트레인(strain) 유발막(S)은 상기 소오스(20C) 및 드레인(20D) 사이의 채널영역들(C)의 격자상수를 증가시키어 채널영역들(C) 내에서의 전하이동도를 증가시키는 역할을 한다. 상기 반도체기판 상에 층간절연막(27)이 배치되고 상기 층간절연막(27)을 관통하여 소오스(20C) 및 드레인(20D)을 노출시키는 콘택홀이 배치된다. 상기 콘택홀을 통하여 상기 소오스(20C) 및 드레인(20D)에 각각 콘택되는 소오스 전극(28A) 및 드레인 전극(28B)이 배치된다.
상기와 같이 이루어지는 본 발명은 소오스/드레인 영역 사이의 반도체기판 내에 트렌치를 형성하여 삼차원 구조의 채널을 형성한다. 그에 따라 소오스/드레인 콘택 면적이 감소하는 것을 효과적으로 방지할 수 있다. 즉, 소자분리영역 형성시 정의된 활성영역 영역의 면적 감소 없이 입체 구조의 채널영역을 형성할 수 있다.
또한 본 발명은, 활성영역 마스킹 패턴을 사진식각하여 소오스/드레인 영역 정의 패턴을 형성하고, 등방성 식각을 실시하여 상기 소오스/드레인 영역 정의 패턴 보다 폭과 길이가 축소되어 활성영역의 가장자리를 노출시키는 채널영역 정의 패턴을 형성한 다음, 이를 이용한 식각 공정을 실시하여 소오스/드레인 영역 사이의 반도체기판 내에 미세 선폭의 채널을 형성한다. 따라서, 사진식각 공정 한계 이하 크기의 미세 선폭 채널영역을 형성할 수 있다.
또한, 본 발명은 STI 소자분리막 형성을 위한 활성영역 마스킹 패턴을 패터닝하여 채널영역 정의 패턴을 형성한다. 따라서, 상기 채널영역 정의 패턴 형성을 위한 별도의 물질을 도포 또는 증착하는 공정을 생략하여 공정을 단순화시킬 수 있으며 제조비용을 절감할 수 있다.
도 1a 내지 도 4a는 각각 종래 기술에 따른 모스 트랜지스터 제조 공정을 보이는 평면도이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 A-A'선들을 따른 단면도이다.
도 1c 내지 도 4c는 각각 도 1a 내지 도 4a의 B-B'선들을 따른 단면도이다.
도 5a 내지 도 16a는 본 발명의 실시예에 따른 모스 트랜지스터 제조 공정을 보이는 평면도이다.
도 5b 내지 도 16b는 각각 도 5a 내지 도 16a의 A-A'선들을 따른 단면도이다.
도 5c 내지 도 16c는 각각 도 5a 내지 도 16a의 B-B'선들을 따른 단면도이다.
도 11d는 도 11a의 B-B'선을 따른 단면도이다.
도 17a 내지 도 20a는 본 발명의 다른 실시예에 따른 모스 트랜지스터 제조 공정을 보이는 평면도이다.
도 17b 내지 도 20b는 각각 도 17a 내지 도 20a의 A-A'선들을 따른 단면도이다.
도 17c 내지 도 20c는 각각 도 17a 내지 도 20a의 B-B'선들을 따른 단면도이다.
도 21a 및 도 21b는 본 발명의 실시예에 따른 채널 형성 방지 영역의 형성 과정을 보이는 단면도이다.
도 22a 및 도 22b는 본 발명의 다른 실시예에 따른 채널 형성 방지 영역의 형성 과정을 보이는 단면도이다.

Claims (45)

  1. 반도체기판;
    상기 반도체기판의 소정영역으로부터 돌출된 활성영역;
    상기 활성영역을 둘러싸고 상기 활성영역의 상부면 보다 낮은 표면을 갖는 소자분리막;
    상기 활성영역의 중심부로부터 리세스되어 서로 이격된 복수개의 채널영역들 및 상기 채널영역들의 양 단들을 연결시키는 소오스/드레인 영역들을 한정하는 적어도 하나의 중심 트렌치; 및
    상기 채널영역들의 상부를 가로지르고 상기 채널영역들의 측벽들 및 상부면들을 덮는 게이트 전극을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 중심 트렌치의 저면이 상기 소자분리막의 저면 보다 높게 위치한 것을 특징으로 하는 모스 트랜지스터.
  3. 제 2 항에 있어서,
    상기 중심 트렌치의 저면이 상기 소자분리막의 상부면과 같거나 또는 낮게 위치한 것을 특징으로 하는 모스 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널영역과 상기 게이트 전극 사이에 게이트 절연층을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  5. 제 4 항에 있어서,
    상기 모스 트랜지스터가 플래시 메모리 소자에 적용될 경우, 상기 게이트 절연층은 산화막, 질화막, 알루미늄 산화막, 고유전막 및 나노-결정실리콘을 함유한 절연막 중 하나이거나 또는 적어도 두층의 조합인 것을 특징으로 하는 모스 트랜지스터.
  6. 제 1 항에 있어서,
    상기 중심 트렌치의 저면에 채널 형성 방지 영역을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 전극 측벽들을 덮는 게이트 스페이서를 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  8. 제 7 항에 있어서,
    상기 게이트 전극은 상기 중심 트렌치 내부를 채우고 상기 소오스 영역 및 상기 드레인 영역의 일부를 덮으면서 상기 채널영역들의 상부를 가로지르는 것을 특징으로 하는 모스 트랜지스터.
  9. 제 7 항에 있어서,
    상기 게이트 전극이 상기 소오스 영역 및 상기 드레인 영역들 사이의 상기 중심 트렌치 내부를 채우고, 상기 중심 트렌치와 동일한 폭으로 상기 채널영역들의 상부를 가로지르는 것을 특징으로 하는 모스 트랜지스터.
  10. 제 7 항에 있어서,
    상기 게이트 전극이 상기 소오스 영역 및 상기 드레인 영역들 사이의 상기 중심 트렌치 내부에 상기 중심 트렌치 폭보다 작은 폭을 갖으면서 상기 채널영역들의 상부를 가로지르고,
    상기 게이트 스페이서에 의해 상기 중심 트렌치가 모두 채워지는 것을 특징으로 하는 모스 트랜지스터.
  11. 제 7 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역 상에 Si, SiGe 또는 Ge 층을 더 포함하는 모스 트랜지스터.
  12. 제 1 항에 있어서,
    상기 반도체기판이 SOI, GOI 또는 SGOI 기판인 것을 특징으로 하는 모스 트랜지스터.
  13. 제 12 항에 있어서,
    상기 중심 트렌치 저면에 상기 SOI, GOI 또는 SGOI 기판의 매몰된(buried) 절연층이 노출되는 것을 특징으로 하는 모스 트랜지스터.
  14. 제 7 항에 있어서,
    상기 게이트 전극을 갖는 반도체기판 상에 스트레인(strain) 유발막을 더 포함하는 모스 트랜지스터.
  15. 제 14 항에 있어서,
    상기 스트레인(strain) 유발막은 SiON 또는 SiN인 것을 특징으로 하는 모스 트랜지스터.
  16. 제 1 항에 있어서,
    상기 채널영역들 및 상기 중심 트렌치의 모서리 부분이 완만한 곡면인 것을 특징으로 하는 모스 트랜지스터.
  17. 제 1 항에 있어서,
    상기 채널영역들의 도핑농도가 서로 다른 것을 특징으로 하는 모스 트랜지스터.
  18. 반도체기판의 소정 영역 상에 활성영역 마스킹 패턴을 형성하고,
    상기 활성영역 마스킹 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 활성영역을 둘러싸는 트렌치 영역을 형성하고,
    상기 트렌치 영역을 채우는 소자분리막을 형성하고,
    상기 활성영역 마스킹 패턴을 패터닝하여 소오스/드레인 영역 사이 활성영역의 가장자리를 노출시키는 채널영역 정의 패턴을 형성하고,
    상기 소자분리막 및 상기 노출된 활성영역을 덮는 차단막을 형성하고,
    상기 채널영역 정의 패턴을 제거하여 상기 활성영역의 중심부를 노출시키고,
    상기 활성영역의 중심부를 식각하여 상기 활성영역의 가장자리로 이루어진 한 쌍의 채널영역들 및 한 쌍의 소오스/드레인 영역들을 한정하는 중심 트렌치를 형성하되, 상기 한 쌍의 채널영역들은 서로 평행하도록 형성되고 상기 한쌍의 소오스 영역들은 상기 한 쌍의 채널영역들의 양단들을 서로 연결시키도록 형성되고,
    상기 차단막을 제거하여 상기 채널영역들 및 상기 소오스 및 드레인 영역들의 외측벽들을 노출시키고,
    상기 채널영역들의 측벽들 및 상부면들을 덮고 상기 채널영역들의 상부를 가로지르는 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
  19. 제 18 항에 있어서,
    상기 채널영역 정의 패턴을 형성하는 것은,
    상기 활성영역 마스킹 패턴을 식각하여 상기 활성영역의 양단들을 노출시키는 소오스/드레인 영역 정의 패턴을 형성하고,
    상기 소오스/드레인 영역 정의 패턴을 등방성 식각하는 것을 포함하는 모스트랜지스터 제조방법.
  20. 제 19 항에 있어서,
    상기 등방성 식각은,
    플라즈마를 이용한 건식식각 또는 습식식각으로 실시하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  21. 제 18 항에 있어서,
    상기 채널영역과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  22. 제 21 항에 있어서,
    상기 채널영역과 상기 게이트 전극 사이에 게이트 절연층을 형성하기 전에 상기 채널영역들 및 상기 중심 트렌치를 H2 또는 Ar 가스 분위기에서 열처리하여 상기 채널영역들 및 상기 중심 트렌치의 모서리 부분을 완만한 곡면으로 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  23. 제 21 항에 있어서,
    상기 모스 트랜지스터가 플래시 메모리 소자에 적용될 경우, 상기 게이트 절연층은 산화막, 질화막, 알루미늄 산화막, 고유전막 및 나노-결정실리콘을 함유한 절연막 중 하나이거나 또는 적어도 두층의 조합으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  24. 제 18 항에 있어서,
    상기 중심 트렌치 저면에 채널 형성 방지 영역을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  25. 제 24 항에 있어서,
    상기 채널 형성 방지 영역은,
    상기 반도체기판 상에 채널 형성 방지층을 형성하여 상기 중심 트렌치를 채우고,
    습식식각으로 상기 채널 형성 방지층의 일부를 제거하여 상기 중심 트렌치 저면에 상기 채널 형성 방지층을 잔류시켜 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  26. 제 24 항에 있어서,
    상기 채널 형성 방지 영역은,
    상기 중심 트렌치 저면의 상기 반도체기판 내에 선택적으로 이온을 주입하고,
    열처리를 실시하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  27. 제 18 항에 있어서,
    상기 중심 트렌치의 저면이 상기 소자분리막의 저면 보다 높게 위치하도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  28. 제 27 항에 있어서,
    상기 중심 트렌치의 저면이 상기 소자분리막의 상부면과 같거나 또는 낮게 위치하도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  29. 제 18 항에 있어서,
    상기 게이트 전극 측벽들을 덮는 게이트 스페이서를 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  30. 제 29 항에 있어서,
    상기 게이트 전극은 상기 중심 트렌치 내부를 채우고 상기 소오스 영역 및 상기 드레인 영역의 일부를 덮으면서 상기 채널영역들의 상부를 가로지르도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  31. 제 29 항에 있어서,
    상기 게이트 전극은 상기 소오스 영역 및 상기 드레인 영역들 사이의 상기 중심 트렌치 내부를 채우고, 상기 중심 트렌치와 동일한 폭을 갖으면서 상기 채널영역들의 상부를 가로지르도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  32. 제 29 항에 있어서,
    상기 게이트 전극은 상기 소오스 영역 및 상기 드레인 영역들 사이의 상기 중심 트렌치 내부에 상기 중심 트렌치 폭보다 작은 폭을 갖으면서 상기 채널영역들의 상부를 가로지르도록 형성되고,
    상기 게이트 스페이서에 의해 상기 중심 트렌치가 모두 채워지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  33. 제 29 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역을 습식식각에 의해 상기 게이트 스페이서 아래 영역까지 식각하고,
    상기 식각된 영역들에 4족 원소 또는 4족 원소의 화합물을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  34. 제 29 항에 있어서,
    상기 게이트 전극을 갖는 반도체기판 상에 스트레인(strain) 유발막을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  35. 제 34 항에 있어서,
    상기 스트레인(strain) 유발막은 SiON 또는 SiN막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  36. 제 18 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역 상에 Si 또는 Ge 층을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  37. 제 18 항에 있어서,
    상기 반도체기판을 SOI, GOI 또는 SGOI 기판으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  38. 제 37 항에 있어서,
    상기 SOI, GOI 또는 SGOI 기판의 매몰된(buried) 절연층이 상기 중심 트렌치 저면에 노출되도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  39. 제 18 항에 있어서,
    상기 트렌치 영역에 소자분리막을 형성하기 전에,
    상기 트렌치 영역을 갖는 반도체기판에 경사 이온주입법을 이용해서 상기 트렌치 영역 중 한쪽 측벽을 도핑하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  40. 반도체기판의 소정 영역 상에 활성영역 마스킹 패턴을 형성하고,
    상기 활성영역 마스킹 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 활성영역을 둘러싸는 트렌치 영역을 형성하고,
    상기 트렌치 영역을 채우는 소자분리막을 형성하고,
    상기 활성영역 마스킹 패턴을 패터닝하여 소오스/드레인 영역을 노출시키는 소오스/드레인 영역 정의 패턴을 형성하고,
    상기 소자분리막 및 상기 노출된 소오스/드레인 영역을 덮는 차단막을 형성하고,
    상기 소오스/드레인 영역 정의 패턴을 제거하여 개구부를 형성하여 상기 소오스/드레인 영역 사이의 상기 활성영역을 노출시키고,
    상기 개구부 측벽에 스페이서를 형성하고,
    상기 차단막 및 상기 스페이서를 식각방지막으로 이용하여 상기 활성영역을 식각해서 상기 활성영역의 가장자리로 이루어진 한 쌍의 채널영역들 및 한 쌍의 소오스/드레인 영역들을 한정하는 중심 트렌치를 형성하되, 상기 한 쌍의 채널영역들은 서로 평행하도록 형성되고 상기 한쌍의 소오스 영역들은 상기 한 쌍의 채널영역들의 양단들을 서로 연결시키도록 형성되고,
    상기 차단막 및 상기 스페이서를 제거하여 상기 채널영역들 및 상기 소오스 및 드레인 영역들의 외측벽들을 노출시키고,
    상기 채널영역들의 측벽들 및 상부면들을 덮고 상기 채널영역들의 상부를 가로지르는 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
  41. 제 40 항에 있어서,
    상기 스페이서를 형성하는 것은,
    상기 개구부를 포함하는 상기 차단막 전면에 절연막을 형성하고,
    상기 절연막을 전면식각하는 것을 포함하는 모스트랜지스터 제조방법.
  42. 제 40 항에 있어서,
    상기 채널영역과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  43. 제 40 항에 있어서,
    상기 중심 트렌치 저면에 채널 형성 방지 영역을 형성하는 것을 더 포함하는 모스 트랜지스터 제조방법.
  44. 제 43 항에 있어서,
    상기 채널 형성 방지 영역은,
    상기 반도체기판 상에 채널 형성 방지층을 형성하여 상기 중심 트렌치를 채우고,
    습식식각으로 상기 채널 형성 방지층의 일부를 제거하여 상기 중심 트렌치 저면에 상기 채널 형성 방지층을 잔류시켜 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  45. 제 43 항에 있어서,
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    열처리를 실시하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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