KR100585178B1 - 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 반도체 기판에 형성되고 기판 표면보다 돌출된 활성영역을 가진다. 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 형성되어 있다. 이러한 핀을 가지는 활성영역 상에는 게이트 절연막과 금속 게이트 전극이 형성되어 있다. 금속 게이트 전극 측벽 상에는 게이트 스페이서가 구비되어 있으며, 금속 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성되어 있다. 특히, 금속 게이트 전극은 게이트 스페이서 및 게이트 절연막에 접하는 배리어막과 상기 배리어막 상부의 금속막을 포함한다.

Description

금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법{Semiconductor device comprising FinFET having metal gate electrode and fabricating method thereof}
도 1은 본 발명에 따른 반도체 소자의 제조방법의 실시예들에서 제조하려고 하는 반도체 소자의 레이아웃이다.
도 2 내지 도 10, 도 12 내지 도 14는 도 1과 같은 레이아웃을 가지는 반도체 소자의 제조방법의 제1 실시예를 설명하기 위한 공정 단계별 중간 구조물들을 도시한다.
도 11은 도 10의 Y 방향 단면도이고 도 15는 도 14의 Y 방향 단면도이다.
도 16은 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 17은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 중간 구조물을 도시한다.
도 18은 65nm TiN/W 게이트 전극을 가지는 FinFET SRAM 셀 트랜지스터의 SEM 이미지와 TEM 이미지이다.
도 19는 본 발명에서와 같은 TiN/W 전극을 가지는 FinFET, 종래 폴리실리콘 게이트 전극을 가지는 FinFET 및 종래 폴리실리콘 게이트 전극을 가지는 플래너 (planar) MOSFET의 드레인 전류(ID)-게이트 전압(VG) 그래프이다.
도 20은 본 발명에서와 같은 TiN/W 전극을 가지는 FinFET, 종래 폴리실리콘 게이트 전극을 가지는 FinFET 및 종래 폴리실리콘 게이트 전극을 가지는 플래너 MOSFET의 구동전류 그래프이다.
도 21은 본 발명의 제조방법에 따른 카운터 도핑(counter doping)의 효과를 보이는 그래프이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 FinFET(Fin Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 밀도를 지속적으로 증가시키고 있다. 소자 밀도를 증가시키기 위해, 반도체 소자의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다.
그동안 반도체 소자의 제조 공정에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 채널 길이를 짧게 하여 왔다. 그러나, 이런 경우 소자의 소오스와 드레인 사이의 간격이 극히 짧아짐에 따른 단채널 효과(short channel effect)로 인하여 소오스와 채널 전위가 드레인 전위의 영향을 받는 것을 효율적으로 억제하기가 어려워지는 등 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. 그러나, 반도체 표면에 평행하게 채널이 형성되는 종래의 MOSFET은 플래너(planar) 채널 소자이기 때문에 구조적으로 소자 크기의 축소화에 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기가 어렵다.
FinFET은 핀(fin : 물고기의 지느러미) 형태의 입체적인 활성영역 형성 후 게이트가 핀의 양측면과 상면을 감싸는 트리-게이트(tri-gate) 구조가 되게 함으로써 평면이 아닌 삼차원 구조의 채널을 이용하는 것이다. 이러한 구조는 플래너 MOSFET과는 달리 기판 표면에 수직한 채널을 구비하여 소자 크기의 축소화에 유리할 뿐만 아니라, 드레인의 접합 정전 용량을 크게 줄여 단채널 효과를 줄일 수 있는 장점이 있다. 이러한 장점을 이용하고자 기존의 MOSFET을 FinFET으로 대체하려는 노력이 진행되고 있다. 예컨대 미국특허 제6,391,782호, 제6,664,582호 등이 있다.
그러나 종래의 FinFET은 얇은 바디 효과 때문에 문턱전압이 낮아 성능의 열화없이 CMOS 회로 동작을 달성하기가 어렵다. 이러한 문제를 해결하기 위해 듀얼 금속 게이트 공정, 게이트에 이온주입을 실시한 단일 금속 게이트 공정, 및 전체가 실리사이드화된 게이트 공정과 같은 게이트 일함수 엔지니어링이 제안되었지만 CMOS 동작에서 실현하기에는 아직 어려움이 많다.
본 발명이 이루고자 하는 기술적 과제는 저전압 고성능 구동에 적당한 문턱 전압을 가지는 FinFET을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 저전압 고성능 구동에 적당한 문턱전압을 가지는 FinFET을 포함하는 반도체 소자를 쉽게 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판에 형성되고 상기 기판 표면보다 돌출된 활성영역을 가진다. 상기 활성영역 중심부에는 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 형성되어 있다. 상기 핀을 가지는 활성영역 상에는 게이트 절연막이 형성되어 있고, 상기 게이트 절연막 상에는 금속 게이트 전극이 형성되어 있다. 상기 금속 게이트 전극 측벽 상에는 게이트 스페이서가 구비되어 있으며, 상기 금속 게이트 전극 양 옆의 상기 활성영역에는 소오스와 드레인이 형성되어 있다. 특히, 상기 금속 게이트 전극은 상기 게이트 스페이서 및 상기 게이트 절연막에 접하는 배리어막과 상기 배리어막 상부의 금속막을 포함한다.
본 발명에 따른 반도체 소자에 있어서, 상기 배리어막은 TiN막이고 상기 금속막은 W막인 것이 바람직하다. 상기 핀의 하부에는 채널 이온주입이 되어 있고 상기 핀의 상부에는 상기 채널 이온주입의 불순물과 반대되는 도전형의 불순물이 주입되어 있는 것이 바람직하다. 상기 활성영역 주위에는 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함할 수 있다. 대신에, 소자분리막은 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 것일 수도 있다. 상기 금속 게이트 전극은 상기 중심 트렌치와 동일하거나 더 넓은 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장한다. 상기 게이트 절연막은 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 금속 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 클 수 있으며, 상기 반도체 기판은 실리콘 웨이퍼, SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘 저매늄(SiGe) 웨이퍼일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 일 태양에서는, 반도체 기판에 상기 기판 표면보다 돌출된 활성영역을 정의한다. 상기 활성영역 중심부를 식각하여 중심 트렌치를 형성함으로써, 상기 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 형성한다. 상기 핀을 가지는 상기 활성영역 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 더미 게이트 전극을 형성한다. 상기 더미 게이트 전극 측벽에 게이트 스페이서를 형성한 후, 상기 더미 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다. 상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화하고 상기 더미 게이트 전극을 제거한다. 그런 다음, 상기 더미 게이트 전극이 제거된 영역에 금속 게이트 전극을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 다른 태양에서는, 반도체 기판 상에 활성영역 하드 마스크를 형성한 다음, 상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 기판 표면보다 돌출된 활성영역을 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성한다. 상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성한 다음, 상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화한다. 상기 갭 필 산화막과 하드 마스크 패턴을 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 패턴을 형성한 후, 상기 더미 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화한다. 상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성한 다음, 상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성한다. 상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 소자분리막을 형성하고, 상기 활성영역에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시킨다. 상기 핀을 가지는 상 기 활성영역 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 더미 게이트 전극을 형성한다. 상기 더미 게이트 전극 측벽에 게이트 스페이서를 형성하고 나서, 상기 더미 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성한다. 상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화한다. 상기 더미 게이트 전극을 제거한 다음, 상기 더미 게이트 전극이 제거된 영역에 금속 게이트 전극을 형성한다.
이 두 번째 태양에 있어서, 상기 활성영역 하드 마스크는 실리콘 질화막으로 형성하고 상기 등방성 식각은 인산(H3PO4)을 이용한 습식 식각으로 실시할 수 있다. 상기 등방성 식각은 습식 식각 또는 플라즈마를 이용한 건식 식각으로 실시할 수 있다. 이때, 상기 등방성 식각 시간을 조절함으로써 상기 핀의 너비를 조절한다. 상기 갭 필 산화막 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각(blanket etch)을 이용할 수 있다. 상기 차단막은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 차단막의 평탄화에는 CMP 또는 전면 식각을 이용할 수 있다. 상기 게이트 절연막은 열산화 방법으로 실리콘 산화막을 성장시켜 형성하거나 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 증착하거나 코팅 방법으로 형성할 수 있다. 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥과 동일한 높이까지 리세스시키거나 상기 중심 트렌치 바닥보다 높은 높이로 리세스시킬 수 있다. 상기 개구부를 형 성하는 단계 이후 상기 개구부 내벽에 스페이서를 형성하는 단계를 더 포함하여 상기 중심 트렌치를 형성할 때에 이용한 다음 이를 제거할 수도 있다. 여기서의 스페이서는 실리콘 질화막으로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조방법들에 있어서, 상기 더미 게이트 전극을 제거한 다음 상기 더미 게이트 전극이 제거된 영역에 제2의 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화하는 단계는 CMP를 이용하는 것이 바람직하다. 상기 절연막은 HDP-CVD로 증착한 산화막인 것이 바람직하다. 상기 금속 게이트 전극을 형성하는 단계는, 상기 게이트 스페이서와 게이트 절연막에 접하는 배리어막을 형성하는 단계, 상기 배리어막 상에 금속막을 형성하는 단계, 및 상기 배리어막과 금속막을 CMP와 같은 방법으로 평탄화하는 단계를 포함할 수 있다. 상기 배리어막은 TiN막이고 상기 금속막은 W막인 것이 바람직하다. 상기 금속 게이트 전극은 상기 중심 트렌치와 동일하거나 더 넓은 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하도록 형성할 수 있다. 상기 금속 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 크게 형성할 수 있다. 상기 활성영역을 정의하는 단계 다음에, 상기 활성영역 하부에 채널 이온주입을 수행하는 단계, 및 상기 활성영역 상부에 상기 채널 이온주입의 불순물과 반대되는 도전형의 불순물을 주입하는 단계를 더 포함할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
제1 실시예
도 1은 본 발명의 제1 내지 제3 실시예에 따른 반도체 소자의 제조방법으로 제조하려고 하는 반도체 소자의 레이아웃이다.
도 1을 참조하면, 일 방향, 예컨대 X 방향으로 길쭉하게 신장하고 이 신장 방향과 직교하는 Y 방향으로는 A1의 소정 선폭을 가지는 활성영역(20)이 정의되어 있다. 활성영역(20) 위로는 Y 방향으로 신장하는 금속 게이트 전극(80)이 형성된다. 금속 게이트 전극(80) 양 옆의 활성영역(20) 안에는 소오스(S)와 드레인(D)이 형성된다.
도 1에서 볼 수 있는 바와 같이, 금속 게이트 전극(80)의 너비(X 방향 단면 길이)보다 소오스(S) 및 드레인(D)에 형성되는 콘택 영역의 너비가 크다. 본 발명에서는 이렇게 레이아웃을 설계할 수 있음으로 해서, 종래 패터닝 상의 문제로 인해 소오스/드레인 콘택 영역 확보에 제한이 있던 문제를 해결할 수 있다. 그러나, 본 발명에 따른 반도체 소자의 레이아웃에 반드시 도 1에 한정되는 것은 아니다. 예를 들어, 금속 게이트 전극(80)의 너비(X 방향 단면 길이)가 소오스(S) 및 드레인(D)에 형성되는 콘택 영역의 너비보다 클 수도 있다.
도 2 내지 도 9는 이러한 레이아웃을 가지는 반도체 소자 제조방법의 제1 실시예를 설명하기 위한 사시도들이다. 각 도면은 공정 단계별 중간 구조물을 도시한다.
먼저, 도 2를 참조하여, 도 1과 같은 활성영역(20)을 정의할 수 있도록 p형 벌크 실리콘 웨이퍼와 같은 반도체 기판(10) 상에 활성영역 하드 마스크(15)를 형성한다. 반도체 기판(10)으로는 실리콘 웨이퍼 이외에 SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘 저매늄(SiGe) 웨이퍼를 이용하여도 된다. 활성영역 하드 마스크(15)는 실리콘 질화막과 같은 절연막을 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-CVD)와 같은 방법으로 기판(10) 상에 800Å 내지 2000Å 두께로 증착한 다음 소정 형상으로 패터닝하여 형성한다. 도시한 바와 같이 활성영역 하드 마스크는 Y방향으로는 A1이라는 소정 선폭을 가지고 X 방향으로 신장하게 형성된다. 활성영역 하드 마스크(15)와 기판(10) 사이의 응력 발생이 우려되는 경우, 활성영역 하드 마스크(15)와 기판(10) 사이에 열산화 방식으로 형성한 산화막을 더 형성할 수도 있다.
그런 다음, 활성영역 하드 마스크(15)를 식각 마스크로 하여 기판(10)을 식각함으로써, 셀 영역 및 주변회로 영역에 기판(10) 표면보다 돌출된 활성영역(20)을 정의하고 활성영역(20)을 둘러싸는 트렌치(18)를 형성한다. 트렌치(18)의 깊이는 1000Å 내지 3000Å 정도로 할 수 있다. 기판(10)의 식각에는 예컨대 HBr 또는 Cl2와 같은 할로겐 가스와 산소를 혼합하여 사용하는 건식 식각을 이용할 수 있다.
도 3을 참조한 단계에서, 활성영역 하드 마스크(15)를 등방성 식각하여 활성영역(20)의 가장자리를 노출시키는 하드 마스크 패턴(15a)을 형성한다. 여기서의 등방성 식각은 식각 마스크를 이용하지 않는 전면 식각(blanket etch)으로 활성영역 하드 마스크(15)를 식각하는 것으로, 풀 백(pull back)이라고도 한다. 활성영역 하드 마스크(15)가 실리콘 질화막으로 이루어진 경우에는 인산(H3PO4)을 이용한 습식 식각으로 실시하거나 플라즈마를 이용한 건식 식각으로 실시할 수 있다. 이렇게 하여, 활성영역 하드 마스크(15)보다 X 및 Y 방향 선폭이 축소된 하드 마스크 패턴(15a)을 형성한다. 하드 마스크 패턴(15a)의 Y 방향 선폭은 A1'가 된다고 하면, A1-A1'가 나중에 채널로 사용될 핀의 너비를 결정한다. 하드 마스크 패턴(15a)의 A1'가 작을수록 나중에 핀의 너비가 커지므로, 등방성 식각(풀 백) 시간을 적절히 조절함으로써 핀의 너비를 조절하도록 한다.
도 4를 참조하여, 트렌치(18) 안에 절연 물질, 예컨대 갭 필(gap fill) 산화막(30)을 채우고 하드 마스크 패턴(15a)을 평탄화 종료점으로 하여 평탄화한다. 갭 필 산화막(30) 증착에는 예컨대 HDP(High Density Plasma)-CVD를 이용할 수 있고, 갭 필 산화막(30) 평탄화에는 CMP 또는 전면 식각을 이용할 수 있다.
도 5를 참조하여 도 1과 같은 Y 방향으로 신장하는 금속 게이트 전극(80) 위치에 더미 패턴(35)이 형성되도록, 갭 필 산화막(30)과 하드 마스크 패턴(15a)을 패터닝한다. 이 때, 갭 필 산화막(30)과 하드 마스크 패턴(15a)에 대해 동일 내지 유사한 식각선택비 조건으로 식각하는 방법에 의할 수 있다. 더미 패턴(35) 형성에 의해, 하드 마스크 패턴(15a)의 대부분이 제거되고 활성영역(20) 중심에는 하나의 채널 영역 정의 패턴(15b)이 형성되며, 더미 패턴(35) 아래로 활성영역(20)이 일부 드러나게 된다.
도 6을 참조하면, 더미 패턴(35) 위로 실리콘 산화막과 같은 차단막(40)을 증착하고 채널 영역 정의 패턴(15b)을 평탄화 종료점으로 하여 평탄화한다. 차단막(40)의 증착에는 갭 필 산화막(30) 증착에 이용된 HDP-CVD를 이용할 수 있다. 그리고, 차단막(40)의 평탄화에는 CMP 또는 전면 식각을 이용할 수 있다. 차단막(40)과 갭 필 산화막(30)은 유사 또는 동일 종류의 산화막이므로 둘 사이의 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
도 7을 참조하여, 도 6의 평탄화 단계에 의해 드러나 있던 채널 영역 정의 패턴(15b)을 습식 또는 건식 식각의 방법으로 차단막(40), 갭 필 산화막(30) 및 기판(10)에 대해 선택적으로 제거한다. 실리콘 질화막으로 이루어진 채널 영역 정의 패턴(15b)을 습식으로 제거할 때에는 인산 스트립을 이용할 수 있다. 이렇게 하여, 채널 영역 정의 패턴(15b)이 있던 자리에는 개구부(45)가 형성되고 그 아래 기판(10) 표면, 즉 활성영역(20) 표면이 일부 노출된다. 그런 다음, 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45) 아래에 있는 활성영역(20)을 식각하여 핀 채널로 사용될 부위를 한정한다. 앞에서도 이미 언급한 바와 같이, 셀 영역의 핀의 너비는 활성영역(20)의 Y 방향 선폭 A1과 하드 마스크 패턴(15a)의 Y 방 향 선폭 A1'간의 차이, 즉 활성영역 하드 마스크(15)의 Y 방향 선폭 A1과 채널 영역 정의 패턴(15b)의 Y 방향 선폭 A1'간의 차이 A1-A1' 만큼으로 결정된다. 여기서 개구부(45) 아래에 있는 활성영역(20)을 식각하여 핀 채널로 사용될 부위를 한정하기 전에 채널 이온주입을 실시할 수 있는데, 바람직하게는 핀 하부(B)에 주입하는 불순물의 도전형과 핀 상부(A)에 주입하는 불순물의 도전형을 반대로 한다. 이것을 카운터 도핑(counter doping)이라고 한다. 이렇게 반대되는 도전형의 불순물을 주입함에 따라 off-누설전류를 증가시키지 않고 문턱전압을 낮출 수 있게 된다. 이 때의 이온주입은 경사각없이 기판(10)에 대해 수직으로 실시한다.
도 8을 참조하여, 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시킨다. 차단막(40)과 갭 필 산화막(30)을 습식으로 리세스시킬 때에는 HF 희석액이나 BOE(Buffered Oxide Etchant) 용액을 이용할 수 있다. 이렇게 하면 드러난 활성영역(20) 주위로 소자분리막(30a)이 형성된다. 그리고, 활성영역(20)에는 도 7을 참조하여 설명한 단계에서 개구부(45)를 통한 식각에 의해 핀 채널 부위에 중심 트렌치(22)가 파여져 있게 된다. 이에 따라, 활성영역(20)은 중심 트렌치(22)와 소자분리막(30a) 사이에 기판(10) 표면으로 이루어지는 제1 돌출부(23) 및 제2 돌출부(24)가 노출된다. 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들은 삼차원 구조 채널 영역을 제공하고, 중심 트렌치(22)를 사이에 두고 서로 평행하다.
한편, 도 7을 참조하여 설명한 단계에서의 채널 이온주입을 실시하지 않은 경우에는, 도 8의 단계에서 핀을 노출시킨 다음에 실시할 수도 있다. 이 때에도 바 람직하게는 핀 하부(B)와 상부(A)에 반대되는 도전형의 불순물로 주입하며, 이 경우에는 경사 이온주입으로 실시한다.
도 9를 참조하여, 활성영역(20) 상에 10Å 내지 70Å의 게이트 절연막(50)을 형성한다. 게이트 절연막(50)은 열산화 방법으로 실리콘 산화막을 성장시켜 형성할 수 있다. 대신에, ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 절연 물질, 예컨대 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 증착하거나 코팅 방법으로 형성할 수 있다. 그런 다음, 게이트 절연막(50) 위로 도 1의 금속 게이트 전극(80)과 같은 모양대로 더미 게이트 전극(60)을 형성한다. 더미 게이트 전극(60)은 언도프트 또는 도프트 폴리실리콘막으로 형성한 다음 Y 방향으로 신장하게 패터닝하여 형성한다. 여기서, 더미 게이트 전극(60)은 중심 트렌치(22)와 동일하거나 더 넓은 폭을 가지면서 채널 영역, 즉 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들을 덮으면서 채널 영역을 가로지르도록 형성한다. 중심 트렌치(22)의 크기는 개구부(45)의 크기에 의해 결정되고, 개구부(45)의 크기는 채널 영역 정의 패턴(15b)의 크기에 의해 결정된다. 따라서, 소오스(S) 및 드레인(D)의 각 면적을 증가시키기 위해서는 채널 영역 정의 패턴(15b)의 크기가 가능한 한 작아야 한다. 본 실시예는 채널 영역 정의 패턴(15b)의 폭보다 더미 게이트 전극(60)의 폭이 넓은 경우를 예로 든다.
계속하여, 도 10에서와 같이 더미 게이트 전극(60)의 측벽에 게이트 스페이서(65)를 형성한다. 게이트 스페이서(65)는 실리콘 질화막으로 형성할 수 있다. 더 미 게이트 전극(60)과 게이트 스페이서(65)를 이용한 자기정렬 방법으로 소오스/드레인 이온주입 후 열처리까지 진행하고 나면, 더미 게이트 전극(60) 양 옆의 활성영역(20)에 소오스(S)와 드레인(D)이 형성된다. 이 때, 레이아웃 설계상 더미 게이트 전극(60)의 너비보다 소오스(S) 및 드레인(D)에 형성되는 콘택 영역(미도시)의 너비가 크다. 따라서, 종래와 달리 소오스 및 드레인의 콘택 면적이 제한받지 않는다. 소오스(S)와 드레인(D)은 LDD(Lightly Doped Drain) 타입이 되게 형성할 수도 있으며, 그럴 경우 게이트 스페이서(65)는 고농도(E15/㎠ 수준) 이온주입과 저농도(E12/㎠ ~ E13/㎠ 수준)의 이온주입 사이에 형성한다.
도 11은 도 10의 Y 방향 단면도이다. 도 11에서 볼 수 있는 바와 같이, 도 8의 단계에서 차단막(40)과 갭 필 산화막(30)을 채널 깊이와 같은 깊이가 되게 리세스시키므로, 중심 트렌치(22)의 바닥은 소자분리막(30a) 표면과 같은 높이가 된다. 핀 하부(B)와 상부(A)에는 반대되는 도전형의 불순물이 주입되어 있다.
다음으로 도 12에서와 같이 반도체 기판(10)에 절연막(70)을 증착한 후 더미 게이트 전극(60) 상면이 드러나도록 평탄화한다. 절연막(70)으로는 HDP-CVD로 증착한 산화막을 형성할 수 있고 절연막(70)의 평탄화에는 CMP를 이용할 수 있다.
그런 다음, 도 13을 참조하여 더미 게이트 전극(60)을 제거한다. 이 때, 게이트 절연막(50)도 일부나 전부가 제거되거나 일부로 제거할 수도 있으므로, 그럴 경우에는 제2의 게이트 절연막을 형성하는 단계를 진행하도록 한다. 더미 게이트 전극(60)이 제거된 영역에 TiN막과 같은 배리어막(72)을 형성한다. 그 위로 W막과 같은 금속막(74)을 형성하여 완전히 매립한다. TiN막과 W막의 증착에는 LP-CVD를 이용할 수 있다. 그러나, 본 발명에서 배리어막(72)과 금속막(74)의 조합이 반드시 TiN/W에 한정되는 것은 아니다.
이제 도 14에서와 같이 배리어막(72)과 금속막(74)을 CMP와 같은 방법으로 평탄화하여 배리어막(72a)과 금속막(74a)으로 이루어진 금속 게이트 전극(80)을 완성한다. 일반적으로 금속 게이트 전극은 그 패터닝이 어려운데 본 발명에서는 어려운 패터닝없이 금속 게이트 전극(80)을 다마신 방법으로 형성한다.
도 15는 도 14의 Y 방향 단면도이다. 도 15에서 볼 수 있는 바와 같이, 금속 게이트 전극(80)은 게이트 스페이서(65) 및 게이트 절연막(50)에 접하는 배리어막(72a)과 배리어막(72a) 상부의 금속막(74a)을 포함한다.
도 1 내지 도 15를 참조하여 설명한 바로부터 알 수 있듯이, 본 실시예에 따른 반도체 소자는 반도체 기판(10)과, 반도체 기판(10)에 형성되고 기판(10) 표면보다 돌출된 활성영역(20)을 포함한다. 활성영역(20)은 X 방향으로 길쭉한 라인 타입이다. 활성영역(20)은 그 중심부에 형성된 중심 트렌치(22)를 사이에 두고 활성영역(20) 표면으로 이루어진 서로 평행한 제1 돌출부(23) 및 제2 돌출부(24)를 가지며 그 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 구비한다.
활성영역(20) 상에는 게이트 절연막(50)과 금속 게이트 전극(80)이 구비된다. 금속 게이트 전극(80)은 중심 트렌치(22)와 동일한 폭을 가지고 제1 돌출부(23) 및 제2 돌출부(24)의 상부면들 및 측면들을 덮으면서 Y 방향으로 신장한다.
금속 게이트 전극(80) 양 옆의 활성영역(20)에는 소오스(S)와 드레인(D)이 형성되어 있다. 금속 게이트 전극(80)의 너비보다 소오스(S)와 드레인(D)에 형성되 는 콘택 영역의 너비가 크다. 활성영역(20) 주위에는 중심 트렌치(22) 바닥과 동일한 표면 높이를 갖는 소자분리막(30a)을 포함한다. 금속 게이트 전극(80) 측벽에는 게이트 스페이서(65)가 형성되어 있으며, 금속 게이트 전극(80)은 게이트 스페이서(65) 및 게이트 절연막(50)에 접하는 배리어막(72a)과 배리어막(72a) 상부의 금속막(74a)을 포함한다.
이와 같이, 본 실시예에 따른 반도체 소자는 채널 너비보다 넓은 소오스 및 드레인 콘택 영역을 가지며, 활성영역에 중심 트렌치를 사이에 두고 두 개의 돌출부를 가지는 핀을 구비한다. 두 개의 돌출부를 가진 핀을 형성함에 따라 채널 면적의 증가로 소자 동작 속도를 빠르게 할 수 있다. 한편, 벌크 실리콘 기판을 사용하는 경우에는 SOI나 SGOI 기판을 사용하는 경우에 비하여 제조단가가 저렴하며, SOI나 SGOI MOSFET 소자에서 가능한 플로팅 바디 효과(floating body effect)나 드레인/소오스 사이의 항복 전압 강하, off-누설전류의 증가 문제가 없다. 반면, SOI나 SGOI 기판을 사용하는 경우에는 바닥 채널이 턴-온되는 것을 방지하는 효과가 있다. 또한, SGOI나 실리콘 저매늄 기판을 사용하는 경우에는 기판 물질의 빠른 이동도(mobility)를 이용할 수 있는 장점이 있다. 뿐만 아니라, 금속 게이트 전극을 구비함으로써 폴리실리콘 게이트 전극을 구비하는 경우보다 이점을 가진다.
제2 실시예
도 16은 본 발명의 제2 실시예에 따른 반도체 소자의 Y 방향 단면도로서, 도 2 내지 도 15에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
본 실시예는 제1 실시예의 변형예이다.
먼저, 도 2 내지 도 6을 참조하여 설명한 단계까지는 제1 실시예에서와 동일하게 진행한다. 그런 다음, 도 7을 참조하여 설명한 단계를 수행할 때에 개구부(45) 아래에 있는 기판(10)을 제1 실시예에서보다 좀 더 깊은 깊이로 식각하여 핀 채널로 사용될 부위를 한정한다. 그리고 나서, 도 8을 참조하여 설명한 바와 같은 정도로 차단막(40)과 갭 필 산화막(30)을 리세스시킨다. 단, 채널 깊이보다 얕게 갭 필 산화막(30)을 리세스시킨다. 그런 다음, 도 9 내지 도 15를 참조하여 설명한 바와 같은 단계까지 제1 실시예에서와 동일하게 진행하면 도 16과 같은 단면도를 얻을 수 있다.
도 16에 도시되어 있는 바와 같이, 중심 트렌치(25)를 제1 실시예에서보다 깊게 형성하고 차단막(40)과 갭 필 산화막(30)을 채널 깊이보다 덜 리세스시키므로, 소자분리막(30a) 표면은 활성영역(20) 표면보다는 낮지만 중심 트렌치(25)의 바닥보다 높은 높이로 형성되어 있다. 바꾸어 말하면, 중심 트렌치(25)는 소자분리막(30a) 표면보다 깊게 형성되어 있다. 이렇게 구성함으로써 유효 채널 너비(effective channel width)를 극대화시킬 수 있는 특유의 효과가 있다.
제3 실시예
도 17은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시하는 사시도로서, 도 2 내지 도 7에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조하여 설명한 단계까지는 제1 실시예에서와 동일 하게 진행한다. 그런 다음, 도 6의 평탄화 단계에 의해 드러나 있던 채널 영역 정의 패턴(15b)을 습식 또는 건식 식각의 방법으로 차단막(40), 갭 필 산화막(30) 및 기판(10)에 대해 선택적으로 제거한다. 실리콘 질화막으로 이루어진 채널 영역 정의 패턴(15b)을 습식으로 제거할 때에는 인산 스트립을 이용할 수 있다. 이렇게 하여, 채널 영역 정의 패턴(15b)이 있던 자리에는 개구부(45)가 형성되고 그 아래 기판(10) 표면, 즉 활성영역(20) 표면이 일부 노출된다.
그런 다음, 도 17에서와 같이 개구부(45)의 내벽에 실리콘 질화막으로 스페이서(85)를 형성한다. 이 스페이서(85)와 차단막(40)과 갭 필 산화막(30)을 식각 마스크로 하여 개구부(45) 아래에 있는 활성영역(20)을 식각하여 핀 채널로 사용될 부위를 한정한다. 이렇게 스페이서(85)를 이용함으로써 핀의 너비를 조절할 수 있다. 그런 다음, 스페이서(85)를 제거하고 이후의 공정은 제1 실시예를 참조하여 진행한다.
실험예
본 발명을 이용해 122M SRAM의 풀-업(pull-up) p-채널 FinFET과 풀-다운(pull-down) n-채널 FinFET을 제조하였다. 게이트 절연막으로는 2nm의 실리콘 산화막을, 게이트 전극으로는 TiN/W 게이트 전극을 형성하였다. 이러한 FinFET과 비교하기 위해 종래 폴리실리콘 게이트 전극의 FinFET과 플래너 MOSFET도 제조하였다. 이들은 1.4nm의 실리콘 산화막을 게이트 절연막으로 가지며 소오스 및 드레인에는 코발트 실리사이드를 가지게 제조하였다.
도 18은 65nm TiN/W 게이트 전극을 가지는 FinFET SRAM 셀 트랜지스터의 SEM 이미지와 TEM 이미지이다. 도 18로부터 알 수 있듯이, 10nm의 TiN막이 2nm의 게이트 산화막 위에 균일하게 증착되었다.
도 19는 본 발명에서와 같은 TiN/W 전극을 가지는 FinFET, 종래 폴리실리콘 게이트 전극을 가지는 FinFET 및 종래 폴리실리콘 게이트 전극을 가지는 플래너 MOSFET의 드레인 전류(ID)-게이트 전압(VG) 그래프이다. 도 19에서 좌측은 n-채널 트랜지스터에 관한 것이고, 우측은 p-채널 트랜지스터에 관한 것이다. 그래프에서 실선은 TlN/W 게이트 전극을 가지는 본 발명에 따른 FinFET의 결과이고, 동그라미(-○-)는 폴리실리콘 게이트 전극을 가지는 FinFET의 결과이며, 네모(-□-)는 폴리실리콘 게이트 전극을 가지는 플래너 MOSFET의 결과이다. TiN막의 일함수가 미드-갭(mid-gap)이므로 실리콘 바디(반도체 기판)와 일함수가 잘 매칭된다. TiN막 게이트 전극을 가지는 FinFET의 문턱전압이 폴리실리콘 게이트 전극을 가지는 FinFET에 비하여 n-채널의 경우 450mV, p-채널의 경우 200mV 증가했는데, 이는 1.0V 이하의 CMOS 동작에 적당한 수치이다.
뿐만 아니라, 도 20에서 볼 수 있는 바와 같이, 금속 게이트 전극을 사용함에 따라 TiN/W 금속 게이트 전극을 가지는 FinFET(실선)의 구동 전류는 폴리실리콘 게이트 전극 FinFET(네모 -□-)보다 높으며, 폴리실리콘 게이트 전극 플래너 MOSFET(동그라미 -○-)보다는 수 배 높다.
이온주입을 통한 문턱전압 조정을 검증하기 위해, 핀의 상부에 카운터 도핑을 실시한 FinFET을 조사하였다. 도 21에서 실선과 동그라미는 카운터 도핑을 실시 했을 때의 결과이고 네모는 카운터 도핑을 실시하지 않았을 때의 결과이다. 도 21에서 볼 수 있는 바와 같이, n-채널 FinFET의 핀 상부에 2E13/cm2의 As 이온을 도핑한 결과 문턱전압 균일도 저하없이 70mV 쉬프트하였다.
테스트 결과 정적 노이즈 마진(static noise margin)도 0.8V에서 310mV로 적절하였으며 2.1V에서 수명도 10년 이상 보장되었다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다. 본 발명의 범주는 첨부된 청구범위 및 그 등가물에 의해 한정된다.
이상 상술한 바와 같이, 본 발명은 활성영역 내에 중심 트렌치를 형성하여 삼차원 구조의 채널을 형성한다. 그에 따라, 소오스/드레인 콘택 면적이 감소하는 것을 방지할 수 있다. 즉, 소자분리영역 형성시 정의된 활성영역의 면적 감소없이 입체 구조의 채널 영역을 형성할 수 있다.
본 발명은 활성영역 하드 마스크를 등방성 식각하여 채널 영역을 정의하는 패턴으로 이용한다. 따라서, 채널 영역 정의 패턴 형성을 위한 별도의 물질을 도포 또는 증착하는 공정을 생략하여 공정을 단순화시킬 수 있으며 제조비용을 절감할 수 있다.
한편 벌크 실리콘 기판을 사용함에 따라 SOI를 사용하는 경우에 비하여 제조단가가 저렴하며, SOI MOSFET 소자에서 가능한 플로팅 바디 효과나 드레인/소오스 사이의 항복 전압 강하, 오프-누설전류의 증가 문제가 없다.
본 발명에 따른 기술을 이용하여 65nm의 CMOS FinFET SRAM 셀 트랜지스터를 제조할 수 있고 이 소자는 적당한 문턱전압, 서브스레시홀드 스윙, DIBL(drain induced barrier lowering)을 보여준다. 350mV의 정적 노이즈 마진을 가진 소자를 제조할 수 있다.

Claims (31)

  1. 반도체 기판에 형성되고 상기 기판 표면보다 돌출된 활성영역;
    상기 활성영역 중심부에 형성된 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀;
    상기 핀을 가지는 활성영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 금속 게이트 전극;
    상기 금속 게이트 전극 측벽 상의 게이트 스페이서; 및
    상기 금속 게이트 전극 양 옆의 상기 활성영역에 형성된 소오스와 드레인을 포함하며,
    상기 금속 게이트 전극은 상기 게이트 스페이서 및 상기 게이트 절연막에 접하는 배리어막과 상기 배리어막 상부의 금속막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 배리어막은 TiN막이고 상기 금속막은 W막인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 핀의 하부에는 채널 이온주입이 되어 있고 상기 핀의 상부에는 상기 채널 이온주입의 불순물과 반대되는 도전형의 불순물이 주입되어 있 는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 활성영역 주위에 상기 중심 트렌치 바닥과 동일한 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 활성영역 주위에 상기 중심 트렌치 바닥보다는 높고 상기 활성영역 표면보다는 낮은 표면 높이를 갖는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 금속 게이트 전극은 상기 중심 트렌치와 동일하거나 더 넓은 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 게이트 절연막은 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 금속 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 큰 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 반도체 기판은 실리콘 웨이퍼, SOI(Silicon-On-Insulator) 기판, SGOI(Silicon Germanium-On-Insulator) 기판 또는 실리콘 저매늄(SiGe) 웨이퍼인 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판에 상기 기판 표면보다 돌출된 활성영역을 정의하는 단계;
    상기 활성영역 중심부를 식각하여 중심 트렌치를 형성함으로써, 상기 중심 트렌치를 사이에 두고 상기 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 형성하는 단계;
    상기 핀을 가지는 상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 더미 게이트 전극을 형성하는 단계;
    상기 더미 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계;
    상기 더미 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계;
    상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화하는 단계;
    상기 더미 게이트 전극을 제거하는 단계; 및
    상기 더미 게이트 전극이 제거된 영역에 금속 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 반도체 기판 상에 활성영역 하드 마스크를 형성하는 단계;
    상기 활성영역 하드 마스크를 식각 마스크로 하여 상기 기판을 식각함으로써, 상기 기판 표면보다 돌출된 활성영역을 정의하고, 상기 활성영역을 둘러싸는 트렌치를 형성하는 단계;
    상기 활성영역 하드 마스크를 등방성 식각하여 상기 활성영역의 가장자리를 노출시키는 하드 마스크 패턴을 형성하는 단계;
    상기 트렌치 안에 갭 필(gap fill) 산화막을 채우고 상기 하드 마스크 패턴을 평탄화 종료점으로 하여 평탄화하는 단계;
    상기 갭 필 산화막과 하드 마스크 패턴을 라인 타입으로 패터닝하여 중심에 적어도 하나의 채널 영역 정의 패턴을 포함하는 더미 패턴을 형성하는 단계;
    상기 더미 패턴 위로 차단막을 증착하고 상기 채널 영역 정의 패턴을 평탄화 종료점으로 하여 평탄화하는 단계;
    상기 차단막의 평탄화 단계에 의해 드러나 있는 상기 채널 영역 정의 패턴을 제거하여 상기 활성영역 표면을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 아래에 있는 상기 활성영역을 식각하여 핀 채널로 사용될 부위에 중심 트렌치를 형성하는 단계;
    상기 차단막과 갭 필 산화막을 리세스시켜 드러난 상기 활성영역 주위로 소자분리막을 형성하고, 상기 활성영역에서 상기 중심 트렌치와 상기 소자분리막 사이에 상기 기판 표면으로 이루어지고 상기 중심 트렌치를 사이에 두고 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 상기 제1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀을 노출시키는 단계;
    상기 핀을 가지는 상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 더미 게이트 전극을 형성하는 단계;
    상기 더미 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계;
    상기 더미 게이트 전극 양 옆의 상기 활성영역에 소오스 및 드레인을 형성하는 단계;
    상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화하는 단계;
    상기 더미 게이트 전극을 제거하는 단계; 및
    상기 더미 게이트 전극이 제거된 영역에 금속 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  12. 제10항 또는 제11항에 있어서, 상기 더미 게이트 전극을 제거한 다음 상기 더미 게이트 전극이 제거된 영역에 제2의 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제10항 또는 제11항에 있어서, 상기 반도체 기판에 절연막을 증착한 후 상기 더미 게이트 전극 상면이 드러나도록 평탄화하는 단계는 CMP(Chemical Mechanical Polishing)를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제10항 또는 제11항에 있어서, 상기 절연막은 HDP-CVD로 증착한 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제10항 또는 제11항에 있어서, 상기 금속 게이트 전극을 형성하는 단계는
    상기 게이트 스페이서와 게이트 절연막에 접하는 배리어막을 형성하는 단계;
    상기 배리어막 상에 금속막을 형성하는 단계; 및
    상기 배리어막과 금속막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 배리어막은 TiN막이고 상기 금속막은 W막인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제15항에 있어서, 상기 평탄화하는 단계는 CMP를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제10항 또는 제11항에 있어서, 상기 금속 게이트 전극은 상기 중심 트렌치와 동일하거나 더 넓은 폭을 가지고 상기 제1 돌출부 및 제2 돌출부의 상부면들 및 측면들을 덮으면서 신장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제10항 또는 제11항에 있어서, 상기 금속 게이트 전극의 너비보다 상기 소오스 및 드레인에 형성되는 콘택 영역의 너비가 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제10항 또는 제11항에 있어서, 상기 활성영역을 정의하는 단계 다음에,
    상기 활성영역 하부에 채널 이온주입을 수행하는 단계; 및
    상기 활성영역 상부에 상기 채널 이온주입의 불순물과 반대되는 도전형의 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제11항에 있어서, 상기 활성영역 하드 마스크는 실리콘 질화막으로 형성하고 상기 등방성 식각은 인산(H3PO4)을 이용한 습식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제11항에 있어서, 상기 등방성 식각은 습식 식각 또는 플라즈마를 이용한 건식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제11항에 있어서, 상기 등방성 식각 시간을 조절함으로써 상기 핀의 너비를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제11항에 있어서, 상기 갭 필 산화막 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각(blanket etch)을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제11항에 있어서, 상기 차단막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제11항에 있어서, 상기 차단막의 평탄화에는 CMP(Chemical Mechanical Polishing) 또는 전면 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제11항에 있어서, 상기 게이트 절연막은 열산화 방법으로 실리콘 산화막을 성장시켜 형성하거나 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 증착하거나 코팅 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제11항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥과 동일한 높이까지 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제11항에 있어서, 상기 차단막과 갭 필 산화막을 상기 중심 트렌치 바닥보다 높은 높이로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제11항에 있어서, 상기 개구부를 형성하는 단계 이후 상기 개구부 내벽에 스페이서를 형성하는 단계를 더 포함하여 상기 중심 트렌치를 형성할 때에 이용한 다음 이를 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제11항에 있어서, 상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780644B1 (ko) 2006-06-29 2007-11-29 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
WO2013048524A1 (en) * 2011-10-01 2013-04-04 Intel Corporation Source/drain contacts for non-planar transistors
WO2013048449A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Tungsten gates for non-planar transistors
KR101497802B1 (ko) * 2013-02-08 2015-03-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 형성에 있어서의 더블 채널 도핑
US8981496B2 (en) 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
US9087915B2 (en) 2011-12-06 2015-07-21 Intel Corporation Interlayer dielectric for non-planar transistors
KR101560871B1 (ko) * 2013-03-07 2015-10-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀펫을 위한 게이트 콘택트 구조
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
KR101785447B1 (ko) * 2011-05-26 2017-10-16 삼성전자 주식회사 반도체 소자의 제조 방법

Families Citing this family (312)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945499B1 (ko) * 2006-12-01 2010-03-09 주식회사 하이닉스반도체 상변환 기억 소자의 트랜지스터 및 그의 제조방법
US7915691B2 (en) * 2007-10-30 2011-03-29 International Business Machines Corporation High density SRAM cell with hybrid devices
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
JP5391688B2 (ja) * 2008-12-26 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法と半導体装置
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8202780B2 (en) * 2009-07-31 2012-06-19 International Business Machines Corporation Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US20110147804A1 (en) * 2009-12-23 2011-06-23 Rishabh Mehandru Drive current enhancement in tri-gate MOSFETS by introduction of compressive metal gate stress using ion implantation
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8252691B2 (en) * 2010-04-14 2012-08-28 Asm Genitech Korea Ltd. Method of forming semiconductor patterns
TWI493603B (zh) * 2011-02-23 2015-07-21 United Microelectronics Corp 具有金屬閘極之半導體元件之製作方法
CN102810476B (zh) * 2011-05-31 2016-08-03 中国科学院微电子研究所 鳍式场效应晶体管的制造方法
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9117877B2 (en) * 2012-01-16 2015-08-25 Globalfoundries Inc. Methods of forming a dielectric cap layer on a metal gate structure
KR101876793B1 (ko) 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
CN103311280B (zh) * 2012-03-13 2015-12-02 中国科学院微电子研究所 半导体器件及其制造方法
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9263585B2 (en) 2012-10-30 2016-02-16 Globalfoundries Inc. Methods of forming enhanced mobility channel regions on 3D semiconductor devices, and devices comprising same
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
KR20140099743A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9166053B2 (en) 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US8912063B2 (en) * 2013-03-14 2014-12-16 Samsung Electronics Co., Ltd. Semiconductor device having blocking pattern and method for fabricating the same
CN104124159B (zh) * 2013-04-23 2017-11-03 中国科学院微电子研究所 半导体器件制造方法
CN104347681B (zh) * 2013-08-01 2017-05-31 中国科学院微电子研究所 半导体设置及其制造方法
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9299780B2 (en) 2014-03-26 2016-03-29 International Business Machines Corporation Constrained epitaxial source/drain regions on semiconductor-on-insulator finFET device
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9406529B1 (en) 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10038096B2 (en) * 2015-09-08 2018-07-31 Globalfoundries Inc. Three-dimensional finFET transistor with portion(s) of the fin channel removed in gate-last flow
US9425105B1 (en) * 2015-09-15 2016-08-23 International Business Machines Corporation Semiconductor device including self-aligned gate structure and improved gate spacer topography
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102613349B1 (ko) 2016-08-25 2023-12-14 에이에스엠 아이피 홀딩 비.브이. 배기 장치 및 이를 이용한 기판 가공 장치와 박막 제조 방법
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
US11639811B2 (en) 2017-11-27 2023-05-02 Asm Ip Holding B.V. Apparatus including a clean mini environment
JP7214724B2 (ja) 2017-11-27 2023-01-30 エーエスエム アイピー ホールディング ビー．ブイ． バッチ炉で利用されるウェハカセットを収納するための収納装置
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
TW202349473A (zh) 2018-05-11 2023-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
US11205723B2 (en) 2019-06-27 2021-12-21 International Business Machines Corporation Selective source/drain recess for improved performance, isolation, and scaling
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN112992667A (zh) 2019-12-17 2021-06-18 Asm Ip私人控股有限公司 形成氮化钒层的方法和包括氮化钒层的结构
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394668A (ja) 1986-10-09 1988-04-25 Sony Corp メモリ装置
KR20050035712A (ko) * 2003-10-14 2005-04-19 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
KR20050056858A (ko) * 2003-12-10 2005-06-16 인터내셔널 비지네스 머신즈 코포레이션 섹션이 있는 전계방출소자 및 제조 방법
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
KR20060000275A (ko) * 2004-06-28 2006-01-06 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994670B2 (ja) * 1989-12-02 1999-12-27 忠弘 大見 半導体装置及びその製造方法
US5932911A (en) * 1996-12-13 1999-08-03 Advanced Micro Devices, Inc. Bar field effect transistor
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394668A (ja) 1986-10-09 1988-04-25 Sony Corp メモリ装置
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
KR20050035712A (ko) * 2003-10-14 2005-04-19 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
KR20050056858A (ko) * 2003-12-10 2005-06-16 인터내셔널 비지네스 머신즈 코포레이션 섹션이 있는 전계방출소자 및 제조 방법
KR20060000275A (ko) * 2004-06-28 2006-01-06 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780644B1 (ko) 2006-06-29 2007-11-29 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
KR101785447B1 (ko) * 2011-05-26 2017-10-16 삼성전자 주식회사 반도체 소자의 제조 방법
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
WO2013048449A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Tungsten gates for non-planar transistors
US9490347B2 (en) 2011-09-30 2016-11-08 Intel Corporation Capping dielectric structures for transistor gates
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
US10020375B2 (en) 2011-09-30 2018-07-10 Intel Corporation Tungsten gates for non-planar transistors
US9812546B2 (en) 2011-09-30 2017-11-07 Intel Corporation Tungsten gates for non-planar transistors
US9177867B2 (en) 2011-09-30 2015-11-03 Intel Corporation Tungsten gates for non-planar transistors
US8981435B2 (en) 2011-10-01 2015-03-17 Intel Corporation Source/drain contacts for non-planar transistors
US9853156B2 (en) 2011-10-01 2017-12-26 Intel Corporation Source/drain contacts for non-planar transistors
US10283640B2 (en) 2011-10-01 2019-05-07 Intel Corporation Source/drain contacts for non-planar transistors
US9425316B2 (en) 2011-10-01 2016-08-23 Intel Corporation Source/drain contacts for non-planar transistors
US10770591B2 (en) 2011-10-01 2020-09-08 Intel Corporation Source/drain contacts for non-planar transistors
WO2013048524A1 (en) * 2011-10-01 2013-04-04 Intel Corporation Source/drain contacts for non-planar transistors
TWI595662B (zh) * 2011-10-01 2017-08-11 英特爾公司 用於非平面電晶體之源極／汲極接點（二）
US9087915B2 (en) 2011-12-06 2015-07-21 Intel Corporation Interlayer dielectric for non-planar transistors
US9634124B2 (en) 2011-12-06 2017-04-25 Intel Corporation Interlayer dielectric for non-planar transistors
US10056488B2 (en) 2011-12-06 2018-08-21 Intel Corporation Interlayer dielectric for non-planar transistors
KR101497802B1 (ko) * 2013-02-08 2015-03-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 형성에 있어서의 더블 채널 도핑
US9331179B2 (en) 2013-02-27 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
KR101543508B1 (ko) * 2013-02-27 2015-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET용 메탈 게이트 및 게이트 접촉 구조체
US8981496B2 (en) 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
US9761677B2 (en) 2013-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure of FinFET
US9385069B2 (en) 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
KR101560871B1 (ko) * 2013-03-07 2015-10-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀펫을 위한 게이트 콘택트 구조

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