JP2994670B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種半導体集積回路として採用される半導
体装置に関し、特にULSI用として好適なMOSトランジス
タに関するものである。
体装置に関し、特にULSI用として好適なMOSトランジス
タに関するものである。
ULSI用のトランジスタは、微細化プロセス技術の進歩
により、サブミクロンサイズのゲート長のものが開発さ
れつつある。
により、サブミクロンサイズのゲート長のものが開発さ
れつつある。
第10図はその代表的なMOS型電界効果トランジスタ
（以下MOSFETと称す）としてLDD（Lightly doped dra
in）構造を示す模式的断面図である。201は、Ｐ型半導
体基板、202はフイールド酸化膜、203,204はそれぞれソ
ース，ドレイン領域のn+層、205はゲート絶縁膜、206は
ゲート電極、207,208はそれぞれソース，ドレインのゲ
ート近傍の電界集中を緩和するために設けられたn-層、
209はしきい値を所望の値にするためにイオン注入によ
り設けられたチヤネルドープ層である。210はp+層であ
る。
（以下MOSFETと称す）としてLDD（Lightly doped dra
in）構造を示す模式的断面図である。201は、Ｐ型半導
体基板、202はフイールド酸化膜、203,204はそれぞれソ
ース，ドレイン領域のn+層、205はゲート絶縁膜、206は
ゲート電極、207,208はそれぞれソース，ドレインのゲ
ート近傍の電界集中を緩和するために設けられたn-層、
209はしきい値を所望の値にするためにイオン注入によ
り設けられたチヤネルドープ層である。210はp+層であ
る。
しかしながら、上記構造のトランジスタには以下に示
すような問題点があった。
すような問題点があった。
まず第１に、n-層207、208によりドレイン電流ID及び
相互コンダクタンス（gm）が小さいこと、第２にキャリ
アの移動度が低下すること、第３に、ゲート幅Ｗはゲー
ト長Ｌと同様のスケーリングでは微細化できないことで
ある。
相互コンダクタンス（gm）が小さいこと、第２にキャリ
アの移動度が低下すること、第３に、ゲート幅Ｗはゲー
ト長Ｌと同様のスケーリングでは微細化できないことで
ある。
これらの問題点について以下詳細に説明する。第11図
は、K.Yano,M.Aoki,and T.Masahara Extended Abstr
acts of the 18th（1986 Intevrational）Confeven
ce on Solid State Devices and Materials（198
6）PP85−88等で知られている、チヤネル長とドレイン
電流との関係の一例を示すグラフである。ここではドレ
イン電圧0.1Vと5V、温度77Kと300Kの場合を比較してい
る。第11図よりn-層207、208による寄生ドレイン抵抗が
原因の１つとなり、チヤネル長の減少とドレイン電流の
増大とが破線XAの様に比例せず、実線XBの様になってし
まうことがわかる。XCは実測値である。このように、大
きなドレイン電流が得られないから相互コンダクタンス
特性（gm特性）が低下してしまうのである。
は、K.Yano,M.Aoki,and T.Masahara Extended Abstr
acts of the 18th（1986 Intevrational）Confeven
ce on Solid State Devices and Materials（198
6）PP85−88等で知られている、チヤネル長とドレイン
電流との関係の一例を示すグラフである。ここではドレ
イン電圧0.1Vと5V、温度77Kと300Kの場合を比較してい
る。第11図よりn-層207、208による寄生ドレイン抵抗が
原因の１つとなり、チヤネル長の減少とドレイン電流の
増大とが破線XAの様に比例せず、実線XBの様になってし
まうことがわかる。XCは実測値である。このように、大
きなドレイン電流が得られないから相互コンダクタンス
特性（gm特性）が低下してしまうのである。
次に、代表的なMOSFETのスケーリング則を下の表１に
示す。
示す。
上記表１からわかるように、チヤネル長Ｌの微細化に
ともなうソースドレイン間のパンチスルー電流を防止す
るためには、チヤネルとなる領域の不純物濃度Naを高く
すればよい。しかしながらチャネルが高不純物濃度にな
ると、不純物散乱によりキャリアの移動度が低下し、gm
特性が悪くなってしまう。そこでこれとは別に、パンチ
スルー電流を防止するために、p+層210をゲート絶縁膜2
05層に近づけるという方法も考えられるが、これでもキ
ヤリア移動方向に対して垂直方向の電界強度が増大し、
第12図に示すような相関関係をもってキャリア移動度が
低下する。（ここで第12図はA.G.Sabnis et al IEDM
'79 PP18−21等で知られている垂直方向の電界強度
（横軸）と移動度（縦軸）との関係を示すものである。
XDは電源電圧0.0V、XEは−5.0V、XFは−20.0Vの時の実
測値である。） 即ち、ゲート長Ｌ＝0.5〜0.8μｍの範囲までのMOSFET
は、表１のスケーリング則に従ってある程度の特性向上
が可能であるが、この範囲より小さくなると、ドレイン
電流ID,gm特性等が顕著に劣化し始める。加えて、微細
化を進めると配線部分のしめる割合がさらに増大してく
るため、より高いgm特性のトランジスタが要求される。
しかし、この要求を満足されるためにはゲート幅Ｗを長
くとることしか現状方法はないがこれでは、本来の微細
化という目的が達成できない。
ともなうソースドレイン間のパンチスルー電流を防止す
るためには、チヤネルとなる領域の不純物濃度Naを高く
すればよい。しかしながらチャネルが高不純物濃度にな
ると、不純物散乱によりキャリアの移動度が低下し、gm
特性が悪くなってしまう。そこでこれとは別に、パンチ
スルー電流を防止するために、p+層210をゲート絶縁膜2
05層に近づけるという方法も考えられるが、これでもキ
ヤリア移動方向に対して垂直方向の電界強度が増大し、
第12図に示すような相関関係をもってキャリア移動度が
低下する。（ここで第12図はA.G.Sabnis et al IEDM
'79 PP18−21等で知られている垂直方向の電界強度
（横軸）と移動度（縦軸）との関係を示すものである。
XDは電源電圧0.0V、XEは−5.0V、XFは−20.0Vの時の実
測値である。） 即ち、ゲート長Ｌ＝0.5〜0.8μｍの範囲までのMOSFET
は、表１のスケーリング則に従ってある程度の特性向上
が可能であるが、この範囲より小さくなると、ドレイン
電流ID,gm特性等が顕著に劣化し始める。加えて、微細
化を進めると配線部分のしめる割合がさらに増大してく
るため、より高いgm特性のトランジスタが要求される。
しかし、この要求を満足されるためにはゲート幅Ｗを長
くとることしか現状方法はないがこれでは、本来の微細
化という目的が達成できない。
以上説明した問題点は、LDD型MOSFETの改良型といわ
れるGOLD型（Gate Overlap Lightly doped Drain）
MOSFETといえども、本質点に同様である。
れるGOLD型（Gate Overlap Lightly doped Drain）
MOSFETといえども、本質点に同様である。
そこで、上述した構成のMOSFETの問題点を改善するた
めに、H.tadato,K.sunoushi,N.Okabe,A.Nitayama,K.Hie
da,F.Horiguchi,and F.Masuoka IEDM（International
Electron Device Meeting）（1988）PP222−225に
提案されているような４つのゲート電極を対向させた構
造のSurrounding Gate transistor（SGT）がある。こ
の構造を第13図に示す。
めに、H.tadato,K.sunoushi,N.Okabe,A.Nitayama,K.Hie
da,F.Horiguchi,and F.Masuoka IEDM（International
Electron Device Meeting）（1988）PP222−225に
提案されているような４つのゲート電極を対向させた構
造のSurrounding Gate transistor（SGT）がある。こ
の構造を第13図に示す。
第13図において、215は基板、216はｐウエル層、217
はソース領域、218はゲート電極、219はゲート絶縁膜、
220はドレイン領域、221はドレインの引き出し電極であ
る。これらの構造では、ゲート電極218がチャネル領域
を囲んで設けられることで電界集中が緩和され、ホツト
キヤリア等による悪影響が減少し、ゲートによるチヤネ
ル部の電位制御が容易性となるなどの利点がある。
はソース領域、218はゲート電極、219はゲート絶縁膜、
220はドレイン領域、221はドレインの引き出し電極であ
る。これらの構造では、ゲート電極218がチャネル領域
を囲んで設けられることで電界集中が緩和され、ホツト
キヤリア等による悪影響が減少し、ゲートによるチヤネ
ル部の電位制御が容易性となるなどの利点がある。
またこれとは別に、Si基板上のSiO2層上にSiメサ構造
を設け、メサ側壁にゲート酸化膜を設けたSOI型MOSFET
構造が提案されている。［白木正弘，飯塚閏一，岩井
崇，河村誠一郎，佐々木伸夫，中野元雄 第49回応用物
理学会学術講演会 講師予稿集 第２分冊（1988）（昭
和63年）秋季6a−Ｂ−７ PP656］ 以上詳述した各従来例について、注意深く検討し数多
くの実験を繰り返し行った結果、上述した構造とはい
え、トランジスタのOFF特性が悪く、動作が不安定とな
ることが判明した。
を設け、メサ側壁にゲート酸化膜を設けたSOI型MOSFET
構造が提案されている。［白木正弘，飯塚閏一，岩井
崇，河村誠一郎，佐々木伸夫，中野元雄 第49回応用物
理学会学術講演会 講師予稿集 第２分冊（1988）（昭
和63年）秋季6a−Ｂ−７ PP656］ 以上詳述した各従来例について、注意深く検討し数多
くの実験を繰り返し行った結果、上述した構造とはい
え、トランジスタのOFF特性が悪く、動作が不安定とな
ることが判明した。
本発明者らの知見によれば、その原因はチヤネルが形
成されるSi領域がソース及びドレイン領域との界面を除
いてすべて絶縁膜であるSiO2で覆われているからであ
る。つまり、Si領域は完全なフローテイング状態となっ
ており、その電位が固定できず動作が不安定となる。さ
らに、トランジスタのON状態に上記Si領域に発生した少
数キヤリア（例えばｐ型MOSFETの時は電子）がOFF状態
になった瞬間、行き場所がなくなりSi領域内で再結合し
消滅するまでそこに残るためにOFF特性が悪くなるので
ある。
成されるSi領域がソース及びドレイン領域との界面を除
いてすべて絶縁膜であるSiO2で覆われているからであ
る。つまり、Si領域は完全なフローテイング状態となっ
ており、その電位が固定できず動作が不安定となる。さ
らに、トランジスタのON状態に上記Si領域に発生した少
数キヤリア（例えばｐ型MOSFETの時は電子）がOFF状態
になった瞬間、行き場所がなくなりSi領域内で再結合し
消滅するまでそこに残るためにOFF特性が悪くなるので
ある。
本発明は、上述した技術的課題に鑑みなされたもので
あり、微細加工に適合した構成であり、低消費電力で且
つ高速性に優れた半導体装置を提供することを目的とす
る。
あり、微細加工に適合した構成であり、低消費電力で且
つ高速性に優れた半導体装置を提供することを目的とす
る。
本発明の目的を達成するための手段は、ソース領域
と、ドレイン領域と、これらの間に設けられたチヤネル
領域と、前記チヤネル領域に対してゲート絶縁膜を介し
て設けられたゲート電極と、を有する半導体装置におい
て、前記チヤネル領域に接して設けられ該チヤネル領域
と同じ導電型で且つ該チヤネル領域より不純物濃度の高
い半導体領域を備え、前記ゲート電極は互いに対向する
２つの対向部分を少なくとも有しており、前記対向部分
が前記チヤネル領域と前記半導体領域との接合面と交差
する面を有するように配設されていることを特徴とする
半導体装置である。
と、ドレイン領域と、これらの間に設けられたチヤネル
領域と、前記チヤネル領域に対してゲート絶縁膜を介し
て設けられたゲート電極と、を有する半導体装置におい
て、前記チヤネル領域に接して設けられ該チヤネル領域
と同じ導電型で且つ該チヤネル領域より不純物濃度の高
い半導体領域を備え、前記ゲート電極は互いに対向する
２つの対向部分を少なくとも有しており、前記対向部分
が前記チヤネル領域と前記半導体領域との接合面と交差
する面を有するように配設されていることを特徴とする
半導体装置である。
又、該手段はソース領域と、ドレイン領域と、これら
の間に設けられたチャネル領域と、前記チャネル領域に
対してゲート絶縁膜を介して設けられたゲート電極と、
を有する半導体装置において、前記チャネル領域に接し
て設けられ該チャネル領域と同じ導電型で且つ該チャネ
ル領域より不純物濃度の高い半導体領域を備え、前記ゲ
ート電極は互いに対向する２つの対向部分を少なくとも
有しており、前記対向部分が前記チャネル領域と前記半
導体領域の前記チャネル領域に接している部分とを挟持
していることを特徴とする。
の間に設けられたチャネル領域と、前記チャネル領域に
対してゲート絶縁膜を介して設けられたゲート電極と、
を有する半導体装置において、前記チャネル領域に接し
て設けられ該チャネル領域と同じ導電型で且つ該チャネ
ル領域より不純物濃度の高い半導体領域を備え、前記ゲ
ート電極は互いに対向する２つの対向部分を少なくとも
有しており、前記対向部分が前記チャネル領域と前記半
導体領域の前記チャネル領域に接している部分とを挟持
していることを特徴とする。
本発明によれば、対向した２つのゲート電極により、
キャリア移動方向に対する垂直方向電界強度が小さいの
で、高移動度、高gm特性の半導体装置が得られ、電界緩
和によりホットキャリアの発生が防止でき素子の寿命し
いては信頼性が向上する。
キャリア移動方向に対する垂直方向電界強度が小さいの
で、高移動度、高gm特性の半導体装置が得られ、電界緩
和によりホットキャリアの発生が防止でき素子の寿命し
いては信頼性が向上する。
そして、ゲート酸化膜下の半導体部の静電容量が減少
するのでＳファクタ（Subthreshold swing）特性が向
上しリーク電流が極めて少なくなる。
するのでＳファクタ（Subthreshold swing）特性が向
上しリーク電流が極めて少なくなる。
又、素子の占有面積が減少し高集積化が実現できる。
更に本発明によれば、チャネル領域における対向した
２つのゲート電極が設けられた部分以外のところに、ソ
ース、ドレイン部の導電型と異なる導電型で且つチャネ
ル領域より不純物濃度の高い領域が設けられているお
り、その不純物濃度が、トランジスタの駆動の時にゲー
トにかかる駆動電圧によって反転しないような濃度とさ
れているので、トランジスタON/OFF時、対向した２つの
ゲート電極にかこまれた半導体層への少数キャリア（Ｎ
チャネルMOSであれば正孔、ＰチャネルMOSであれば電
子）の出入が速くなり、スイッチング特性が向上する。
２つのゲート電極が設けられた部分以外のところに、ソ
ース、ドレイン部の導電型と異なる導電型で且つチャネ
ル領域より不純物濃度の高い領域が設けられているお
り、その不純物濃度が、トランジスタの駆動の時にゲー
トにかかる駆動電圧によって反転しないような濃度とさ
れているので、トランジスタON/OFF時、対向した２つの
ゲート電極にかこまれた半導体層への少数キャリア（Ｎ
チャネルMOSであれば正孔、ＰチャネルMOSであれば電
子）の出入が速くなり、スイッチング特性が向上する。
又0.1μｍレベルの微細化が進んだ場合には液体窒素
温度レベルの低温動作にも適応しなければならないが、
この低温動作を行いキャリア凍結があったとしても従来
に比べて、寄生抵抗の増大、ドレイン電流の低下は極め
て少ない。
温度レベルの低温動作にも適応しなければならないが、
この低温動作を行いキャリア凍結があったとしても従来
に比べて、寄生抵抗の増大、ドレイン電流の低下は極め
て少ない。
更には、半導体領域の一部も対向ゲートに挟持されて
いるので、チャネル領域の底即ち凹部の角によるFETへ
の悪影響を防止でき、又、チャネル領域の厚さd1が溝の
深さd2に依存しない為FET間のバラツキが小さい。
いるので、チャネル領域の底即ち凹部の角によるFETへ
の悪影響を防止でき、又、チャネル領域の厚さd1が溝の
深さd2に依存しない為FET間のバラツキが小さい。
複数のFET要素を共通の半導体領域上に設けることに
より、FETの実効チャネル幅Ｗは、FET要素の数をＮ、チ
ャネル領域の横幅をd3とした時にＮ（2d1＋d3）となり
駆動能力が増す。
より、FETの実効チャネル幅Ｗは、FET要素の数をＮ、チ
ャネル領域の横幅をd3とした時にＮ（2d1＋d3）となり
駆動能力が増す。
本発明はSi、Ge、GaAs等の化合物半導体により構成さ
れる半導体装置に関するものでチャネル領域を囲む周辺
の構成に特徴がある。
れる半導体装置に関するものでチャネル領域を囲む周辺
の構成に特徴がある。
本発明の好適な実施態様は、換言すれば、ゲート電極
がチャネル領域を挟む対向部分を少なくとも有し、チャ
ネル領域におけるソース領域やドレイン領域との接合部
を除いた他の部分の一部が、該チャネル領域と少数キャ
リアの授受可能なドープ領域に接して設けられる半導体
装置である。
がチャネル領域を挟む対向部分を少なくとも有し、チャ
ネル領域におけるソース領域やドレイン領域との接合部
を除いた他の部分の一部が、該チャネル領域と少数キャ
リアの授受可能なドープ領域に接して設けられる半導体
装置である。
そして、本発明による半導体装置のチャネル領域で
は、ゲート電極の対向部分に挟まれたチャネル領域の対
向部分方向の幅（d3）と、チャネル領域の半導体の不純
物濃度とが以下のように決定される。つまり、ゲート電
圧がOFF時であっても対向部分からのびる空乏層がつな
がり空乏化するように適宜選択される。具体的にはゲー
ト電極の対向部分方向のチャネル領域の幅をd3、同方向
に伸びる空乏層の幅をＷとするとd3≦Ｗという関係を満
足する。これは両対向電極間のチャネル領域が空乏層化
していると、反転層が形成されるレベルまでゲート電圧
を上昇しても前記チャネル領域内部にかかる電界が緩和
されて素子の特性が向上する。
は、ゲート電極の対向部分に挟まれたチャネル領域の対
向部分方向の幅（d3）と、チャネル領域の半導体の不純
物濃度とが以下のように決定される。つまり、ゲート電
圧がOFF時であっても対向部分からのびる空乏層がつな
がり空乏化するように適宜選択される。具体的にはゲー
ト電極の対向部分方向のチャネル領域の幅をd3、同方向
に伸びる空乏層の幅をＷとするとd3≦Ｗという関係を満
足する。これは両対向電極間のチャネル領域が空乏層化
していると、反転層が形成されるレベルまでゲート電圧
を上昇しても前記チャネル領域内部にかかる電界が緩和
されて素子の特性が向上する。
また、ドープ領域とは、ソース及びドレイン領域の導
電型とは異なる導電型で且つチャネル領域より不純物濃
度の高い半導体領域であればよく、その不純物の種類や
導電型は限定されるものではない。具体的には、そのド
ープ領域における不純物濃度を、トランジスタの駆動の
際にゲートにかかる駆動電圧によって該ドープ領域が反
転しないような濃度とされる。そして機能的には、ゲー
ト電極の対向部分に挟まれたチャネル領域からの少数キ
ャリアを受容出来る構成であればよい。
電型とは異なる導電型で且つチャネル領域より不純物濃
度の高い半導体領域であればよく、その不純物の種類や
導電型は限定されるものではない。具体的には、そのド
ープ領域における不純物濃度を、トランジスタの駆動の
際にゲートにかかる駆動電圧によって該ドープ領域が反
転しないような濃度とされる。そして機能的には、ゲー
ト電極の対向部分に挟まれたチャネル領域からの少数キ
ャリアを受容出来る構成であればよい。
本発明のゲート電極として用いられる材料としては、
金属、多結晶シリコン、シリサイド、ポリサイド等があ
り、具体的にはAl,W,Mo,Ni,Co,Rh,Pt,Pdそのもの、或は
これ等のシリサイド、ポリサイドであり、MOSFETの構
造、駆動条件等とその仕事関数を考慮して適宜選択され
る。
金属、多結晶シリコン、シリサイド、ポリサイド等があ
り、具体的にはAl,W,Mo,Ni,Co,Rh,Pt,Pdそのもの、或は
これ等のシリサイド、ポリサイドであり、MOSFETの構
造、駆動条件等とその仕事関数を考慮して適宜選択され
る。
またゲート電極、ドープ領域の形状は、ドープ領域と
対向する部分にはゲート電極がない構造、又は、そこが
同じドープ領域となっているもの、或は後述する実施例
の如く、ドープ領域と対向する部分にもゲート電極の一
部が配置される構成である。更には３つの面がゲート電
極で囲まれ残りの部分がドープ領域に接しているよう
に、キャリア移動方向に対して垂直な方向に切断した時
のチャネル領域の断面形状が四角形等の方形状となって
いることが好ましい。その辺は正確な直線でなく曲率を
持った辺であってもよいし、その時の各エッジ部分はゲ
ート絶縁膜の被覆性を考慮して面取りされているような
形状であってもよい。
対向する部分にはゲート電極がない構造、又は、そこが
同じドープ領域となっているもの、或は後述する実施例
の如く、ドープ領域と対向する部分にもゲート電極の一
部が配置される構成である。更には３つの面がゲート電
極で囲まれ残りの部分がドープ領域に接しているよう
に、キャリア移動方向に対して垂直な方向に切断した時
のチャネル領域の断面形状が四角形等の方形状となって
いることが好ましい。その辺は正確な直線でなく曲率を
持った辺であってもよいし、その時の各エッジ部分はゲ
ート絶縁膜の被覆性を考慮して面取りされているような
形状であってもよい。
本発明の好適な実施態様例としては、後述の各実施例
で示される様にMOSFET要素が基板上に横におかれるタイ
プで基板側でドープ領域に接しており、ゲート電極の対
向部分が基板表面に対して交差する面を持つように配置
される形がよい。ほかには、ゲート電極の対向部分が基
板表面と実質的に平行に配置され側面にドープ領域が設
けられた構成であっても良いが、現状の製造プロセスを
考慮すると前者即ち以下に述べる第１〜４実施例による
構成が好ましい。
で示される様にMOSFET要素が基板上に横におかれるタイ
プで基板側でドープ領域に接しており、ゲート電極の対
向部分が基板表面に対して交差する面を持つように配置
される形がよい。ほかには、ゲート電極の対向部分が基
板表面と実質的に平行に配置され側面にドープ領域が設
けられた構成であっても良いが、現状の製造プロセスを
考慮すると前者即ち以下に述べる第１〜４実施例による
構成が好ましい。
その理由をSGTと比較して説明する。SGTではチャネル
が縦置きされているので以下に示すような問題点があ
る。
が縦置きされているので以下に示すような問題点があ
る。
まず第１に、チヤネル長Ｌに大きなバラツキが生じる
ということである。
ということである。
第13図（ａ），（ｂ）、特に222に示すように、このS
GTのチヤネル長はSiのエツチング深さにより決定される
ので、ゲート長0.1μｍレベルにおけるゲート長のゆら
ぎは100Å以内にとどめる必要がある。現状のドライエ
ツチング法によりウエハ面内で又は各ウエハ間で、この
バラツキ範囲内にとどめることは極めて難しい。
GTのチヤネル長はSiのエツチング深さにより決定される
ので、ゲート長0.1μｍレベルにおけるゲート長のゆら
ぎは100Å以内にとどめる必要がある。現状のドライエ
ツチング法によりウエハ面内で又は各ウエハ間で、この
バラツキ範囲内にとどめることは極めて難しい。
第２点目は、ゲート幅Ｗの設計上の自由度がないこと
である。SGTを上から見た図を第14図（ａ）にその一部
拡大図を第14図（ｂ）に示す。
である。SGTを上から見た図を第14図（ａ）にその一部
拡大図を第14図（ｂ）に示す。
本来のSGTは第14図（ａ）に示すように、正方形の構
造となる。この場合、正方形の一辺の長さを第13図
（ａ）の223に示す如くａとすると、ゲート幅Ｗは Ｗ＝4a （１） となる。ゲート幅Ｗを回路特性に応じて変更しようとす
ると、正方形の一辺の長さを変えざるを得ない。この場
合、ゲート酸化膜直下に広がる空乏層の影響により、諸
特性が変化してしまう。この例を示すものが第15図
（ａ），（ｂ）である。したがって、ゲート幅Ｗは、あ
る範囲に限定され、設計上の自由度がない。
造となる。この場合、正方形の一辺の長さを第13図
（ａ）の223に示す如くａとすると、ゲート幅Ｗは Ｗ＝4a （１） となる。ゲート幅Ｗを回路特性に応じて変更しようとす
ると、正方形の一辺の長さを変えざるを得ない。この場
合、ゲート酸化膜直下に広がる空乏層の影響により、諸
特性が変化してしまう。この例を示すものが第15図
（ａ），（ｂ）である。したがって、ゲート幅Ｗは、あ
る範囲に限定され、設計上の自由度がない。
そして第３の問題点は、Siのエツジ部の酸化膜の耐圧
低下である。
低下である。
第14図（ｂ）にSiエツジ部の酸化膜厚の変化の仕方を
示す。第14図（ｂ）の224に示すように、Si平担領域の
酸化膜厚をδ２とし、エツジ近傍の膜厚をδ１とする
と、 δ１＜δ２ （２） となる。又、エツジ部のSiの形状もとがってくる傾向が
有り、エツジ近傍の耐圧が低下する。
示す。第14図（ｂ）の224に示すように、Si平担領域の
酸化膜厚をδ２とし、エツジ近傍の膜厚をδ１とする
と、 δ１＜δ２ （２） となる。又、エツジ部のSiの形状もとがってくる傾向が
有り、エツジ近傍の耐圧が低下する。
第４の問題点は、ドレイン部の引き出し電極形成が難
しい点である。第13図の221に示すように、ドレイン部
の引き出し電極は220ドレイン部上に存在し、かつ、そ
の側壁に形成されたゲート電極に対して絶縁されている
必要がある。対向した２つのゲート電極幅ａが数μｍレ
ベルの場合は、実現は可能であるが、後に本発明の構造
について具体的に説明するが、対向した２つのゲート電
極の間隔は、特性向上の為には数1000Åレベル以下と狭
くする必要があるが、このレベルになると縦形では引き
出し電極の形成が非常に難しくなる。
しい点である。第13図の221に示すように、ドレイン部
の引き出し電極は220ドレイン部上に存在し、かつ、そ
の側壁に形成されたゲート電極に対して絶縁されている
必要がある。対向した２つのゲート電極幅ａが数μｍレ
ベルの場合は、実現は可能であるが、後に本発明の構造
について具体的に説明するが、対向した２つのゲート電
極の間隔は、特性向上の為には数1000Åレベル以下と狭
くする必要があるが、このレベルになると縦形では引き
出し電極の形成が非常に難しくなる。
SOI型MOSFETでは、Si層形成として、0.5μｍ厚の多結
晶表面に、SiO2更にSi3N4の２重のキツプ層を設け、出
力４〜5W CW−Ａとイオンレーザーにより再結晶化を用
いている。SiO2上のSi結晶層形成は、このレーザー再結
晶化法以外にもいくつかの方法が試みられているが、十
分な結晶は現状では得られていない。又、レーザー再結
晶化法は、ウエハ全面をレーザービームで走査する必要
があるが、スループツトが悪く実用的でない。このよう
に、SOI自体の問題点がのこる。
晶表面に、SiO2更にSi3N4の２重のキツプ層を設け、出
力４〜5W CW−Ａとイオンレーザーにより再結晶化を用
いている。SiO2上のSi結晶層形成は、このレーザー再結
晶化法以外にもいくつかの方法が試みられているが、十
分な結晶は現状では得られていない。又、レーザー再結
晶化法は、ウエハ全面をレーザービームで走査する必要
があるが、スループツトが悪く実用的でない。このよう
に、SOI自体の問題点がのこる。
本発明によれば、SGTが対向した２つのゲート電極が
２対有るのに対し、本発明の構造は、対向した２つのゲ
ート電極は、１対から成る。又、SGTは、ゲート部、ソ
ース部が上下に設けられているのに対して、本発明の構
造は、上記対向した２つのゲート電極の横方向の前後に
設けられている。
２対有るのに対し、本発明の構造は、対向した２つのゲ
ート電極は、１対から成る。又、SGTは、ゲート部、ソ
ース部が上下に設けられているのに対して、本発明の構
造は、上記対向した２つのゲート電極の横方向の前後に
設けられている。
この構造を採用することにより、ソースドレインの電
極が従来のMOSFETと同様、同一平面上で容易に形成でき
る。また、チヤネル長は、従来のMOSFETと同様ゲート電
極幅で決定するのでチヤネル長加工精度が高い。そし
て、横に置かれ対向した２つのゲート電極構造形成のた
めの半導体のパターニングがマスクなしのリソグラフイ
ーでも可能であり、微細化に適した構造となっている。
これにより、２つのゲート電極間隔は狭くでき、不純物
濃度を高くせずに、パンチスルーが防止できるためより
高集積化されても高gmの特性が得られるのである。
極が従来のMOSFETと同様、同一平面上で容易に形成でき
る。また、チヤネル長は、従来のMOSFETと同様ゲート電
極幅で決定するのでチヤネル長加工精度が高い。そし
て、横に置かれ対向した２つのゲート電極構造形成のた
めの半導体のパターニングがマスクなしのリソグラフイ
ーでも可能であり、微細化に適した構造となっている。
これにより、２つのゲート電極間隔は狭くでき、不純物
濃度を高くせずに、パンチスルーが防止できるためより
高集積化されても高gmの特性が得られるのである。
（第１実施例） 本発明による第１実施例について、第１図を用いて詳
細に説明する。
細に説明する。
第１図は、本実施例によるｎ型MOSFETを示す模式的斜
視図であり、３つのMOSFET要素が実質的平行に配設され
た単一のMOSFETを示す。１は、Siのｐ型半導体からなる
基板、２はSiのｐ型半導体からなりｐ型基板より不純物
濃度の高いp+埋め込み層、３は酸化シリコンからなるフ
イールド酸化膜、４はドープ領域としてのｐ型ウエル
層、５はＰがドープされた多結晶Siからなるゲート電
極、6,7はそれぞれn+型半導体からなるソース領域及び
ドレイン領域である。第１図において、AA′線による断
面図を第１図の（ｂ）に、BB′線による断面図を第１図
の（ｃ）に、CC′線による断面図を第１図（ｄ）に示
し、同一箇所に関しては同一符号を記す。
視図であり、３つのMOSFET要素が実質的平行に配設され
た単一のMOSFETを示す。１は、Siのｐ型半導体からなる
基板、２はSiのｐ型半導体からなりｐ型基板より不純物
濃度の高いp+埋め込み層、３は酸化シリコンからなるフ
イールド酸化膜、４はドープ領域としてのｐ型ウエル
層、５はＰがドープされた多結晶Siからなるゲート電
極、6,7はそれぞれn+型半導体からなるソース領域及び
ドレイン領域である。第１図において、AA′線による断
面図を第１図の（ｂ）に、BB′線による断面図を第１図
の（ｃ）に、CC′線による断面図を第１図（ｄ）に示
し、同一箇所に関しては同一符号を記す。
第１図（ｂ）は、ゲート電極部における断面でキャリ
アの移動方向と垂直な面を示しており、複数のチャネル
領域の断面構成が表されている。チヤネル領域９は、ウ
エル層４よりも低不純物濃度となっている。８は酸化シ
リコンからなるゲート絶縁膜である。
アの移動方向と垂直な面を示しており、複数のチャネル
領域の断面構成が表されている。チヤネル領域９は、ウ
エル層４よりも低不純物濃度となっている。８は酸化シ
リコンからなるゲート絶縁膜である。
第１図（ｃ）は、ソース領域部における断面でチャネ
ル領域におけるキャリアの移動方向と垂直な面を示して
おり、複数のソース領域の断面構成が表されている。
ル領域におけるキャリアの移動方向と垂直な面を示して
おり、複数のソース領域の断面構成が表されている。
第１図（ｄ）は、一つのMOSFET要素部における断面で
チャネル領域におけるキャリアの移動方向に沿った面を
示しており、 ソース領域及びドレイン領域とチャネル領域との接合
部CSC、CDCが表されている。33は溝の下で、ｐ型ウエル
層４の中に設けられたn+領域である。
チャネル領域におけるキャリアの移動方向に沿った面を
示しており、 ソース領域及びドレイン領域とチャネル領域との接合
部CSC、CDCが表されている。33は溝の下で、ｐ型ウエル
層４の中に設けられたn+領域である。
尚、第１図では煩雑さを避けるためソース及びドレイ
ン電極構造の図示を省略したが、この構造の表面上にCV
D装置により酸化シリコン膜を形成し、通常のMOSFETと
同様コンタクト穴を開ければ良く、電極構造も極めて簡
単である。
ン電極構造の図示を省略したが、この構造の表面上にCV
D装置により酸化シリコン膜を形成し、通常のMOSFETと
同様コンタクト穴を開ければ良く、電極構造も極めて簡
単である。
次に本発明のMOSFETの動作原理について説明する。説
明の便宜上第１図（ａ）の複数のMOSFET要素部のうち１
つを取り上げて説明する。チヤネル領域の半導体層の不
純物濃度は低くし、たとえば１×1014〜１×1015cm-3程
度である。不図示の電圧印加手段よりゲート電極に電圧
を印加してゲート電圧VGを上げる。これがしきい値電圧
Vth以上になると、第１図（ｂ）中、ゲートの右側面10,
上面11,右側面12の３方側よりチヤネル領域内に反転層
が形成され、トランジスタがON状態となる。この場合の
キヤリアである電子は、第１図（ｂ）の図面表面に対し
て垂直方向に移動伝播する。10,12の面は互いに対向す
る構造となっており、ゲート電圧をあげると、そのポテ
ンシヤルが両側からもち上げられるため、しきい値電圧
がVth以下の時はp-層９のポテンシヤルは同時に上昇
し、電界集中が緩和される。一方、上面11は、ゲート電
極の他の部分と対向する構造にはなっていないが、13と
して示すp-層の厚さd1を所望の値にすることによって、
同一のしきい値にすることができる。又、本発明の構造
では、d1及び14として示す溝の深さd2が、 d1＜d2 （３） となるように構成される。
明の便宜上第１図（ａ）の複数のMOSFET要素部のうち１
つを取り上げて説明する。チヤネル領域の半導体層の不
純物濃度は低くし、たとえば１×1014〜１×1015cm-3程
度である。不図示の電圧印加手段よりゲート電極に電圧
を印加してゲート電圧VGを上げる。これがしきい値電圧
Vth以上になると、第１図（ｂ）中、ゲートの右側面10,
上面11,右側面12の３方側よりチヤネル領域内に反転層
が形成され、トランジスタがON状態となる。この場合の
キヤリアである電子は、第１図（ｂ）の図面表面に対し
て垂直方向に移動伝播する。10,12の面は互いに対向す
る構造となっており、ゲート電圧をあげると、そのポテ
ンシヤルが両側からもち上げられるため、しきい値電圧
がVth以下の時はp-層９のポテンシヤルは同時に上昇
し、電界集中が緩和される。一方、上面11は、ゲート電
極の他の部分と対向する構造にはなっていないが、13と
して示すp-層の厚さd1を所望の値にすることによって、
同一のしきい値にすることができる。又、本発明の構造
では、d1及び14として示す溝の深さd2が、 d1＜d2 （３） となるように構成される。
一方、チヤネル幅Ｗは、MOSFET要素の数即ちp-層の数
をＮ、15として示すp-層の横幅をd3とすると、 Ｗ＝Ｎ×（2d1＋d3） （４） で与えられる。（３）式からわかるように、本実施例の
構成ではゲート電極が対向部分を有するとはいえ、チヤ
ネル幅Ｗは溝の深さd2に依存せず決定されるため、複数
のトランジスタを製造する際にもそのバラツキが極めて
小さい。
をＮ、15として示すp-層の横幅をd3とすると、 Ｗ＝Ｎ×（2d1＋d3） （４） で与えられる。（３）式からわかるように、本実施例の
構成ではゲート電極が対向部分を有するとはいえ、チヤ
ネル幅Ｗは溝の深さd2に依存せず決定されるため、複数
のトランジスタを製造する際にもそのバラツキが極めて
小さい。
さらにゲート電圧がしきい値をこえ、トランジスタが
ONとなると、電子がp-層９に注入されて正孔がｐウエル
層４から供給される。
ONとなると、電子がp-層９に注入されて正孔がｐウエル
層４から供給される。
次に、ON状態からOFF状態になった瞬間、前述した従
来のMOSFETでは、ON状態にp-層中にいる正孔がぬけてい
く経路がなく、OFF特性が悪いが、本実施例ではOFF時に
は、正孔がｐ層４側に移動するために速いOFF特性が実
現できる。
来のMOSFETでは、ON状態にp-層中にいる正孔がぬけてい
く経路がなく、OFF特性が悪いが、本実施例ではOFF時に
は、正孔がｐ層４側に移動するために速いOFF特性が実
現できる。
本実施例によるトランジスタの解析結果について第２
図〜第４図を用いて説明する。第２図は、各ゲート電圧
に対して、チヤネル形成部の実効的な電界強度Eeffを求
め第12図に示したようなEeffと移動度との関係（A.G.Sa
bn is et.al IEDM '79 PP18−21）から移動度を算
出したものである。
図〜第４図を用いて説明する。第２図は、各ゲート電圧
に対して、チヤネル形成部の実効的な電界強度Eeffを求
め第12図に示したようなEeffと移動度との関係（A.G.Sa
bn is et.al IEDM '79 PP18−21）から移動度を算
出したものである。
この第12図からわかるように、２つの対向したゲート
電極構造から成るトランジスタの移動度μeff（XX A）
は、単一のゲート電極型のもの（XX B）より大きいとい
う、よい特性となっていることがわかる。以上の実効的
な電界強度Eeff算出にあたっては、 を用いた。ただし、 QB :空乏層中の電荷量 QN :反転層の電荷量である。
電極構造から成るトランジスタの移動度μeff（XX A）
は、単一のゲート電極型のもの（XX B）より大きいとい
う、よい特性となっていることがわかる。以上の実効的
な電界強度Eeff算出にあたっては、 を用いた。ただし、 QB :空乏層中の電荷量 QN :反転層の電荷量である。
εSi:Si半導体の誘電率 次に、この実効的な移動度μeffと、電荷量より相互
コンダクタンスgmを算出した結果を第３図に示す。第３
図からわかるように、移動度が大きいことを反映して、
gmも大きくなる。ここでも単一ゲート電極型のもの（XX
D）に対して対向ゲート電極型のもの（XX C）の方がgm
が大きい。
コンダクタンスgmを算出した結果を第３図に示す。第３
図からわかるように、移動度が大きいことを反映して、
gmも大きくなる。ここでも単一ゲート電極型のもの（XX
D）に対して対向ゲート電極型のもの（XX C）の方がgm
が大きい。
第４図（ａ）〜（ｄ）は、p-層４の横幅d3に対する電
界強度ESおよびゲート電圧に対するキヤリア増大傾向の
特性を示すグラフである。d3としては100Åと500Åの場
合について示す。第４図（ａ），（ｂ）からわかるよう
に、横幅d3を小さくしてもチヤネル形成部にかかる電界
ESは、全く変化がなく、gmが低下する等の問題は発生し
ない。又、第４図（ｃ），（ｄ）からわかるように、横
幅d3を小さくしていくと、反転層が形成された後キヤリ
アの増加が急激になるという利点があることがわかる。
この横幅d3を小さくすると、ソースドレイン間のパンチ
スルーも防止でき、低濃度p-層で実現できるポイントと
なっている。
界強度ESおよびゲート電圧に対するキヤリア増大傾向の
特性を示すグラフである。d3としては100Åと500Åの場
合について示す。第４図（ａ），（ｂ）からわかるよう
に、横幅d3を小さくしてもチヤネル形成部にかかる電界
ESは、全く変化がなく、gmが低下する等の問題は発生し
ない。又、第４図（ｃ），（ｄ）からわかるように、横
幅d3を小さくしていくと、反転層が形成された後キヤリ
アの増加が急激になるという利点があることがわかる。
この横幅d3を小さくすると、ソースドレイン間のパンチ
スルーも防止でき、低濃度p-層で実現できるポイントと
なっている。
さらに、Ｓファクタ特性を求めてみると、横幅d3が十
分せまく、空乏層が対向する電極間で全面に広がってい
る場合、約60mV/decadeという限界値が得られた。これ
は、基板側の容量がCSゲート絶縁膜での容量CGに比べて
無視できるほど小さいためである。
分せまく、空乏層が対向する電極間で全面に広がってい
る場合、約60mV/decadeという限界値が得られた。これ
は、基板側の容量がCSゲート絶縁膜での容量CGに比べて
無視できるほど小さいためである。
又、本構造において、チヤネル幅は（３）式で与えら
れる。通常のMOSFET構造で同一のチヤネル幅を形成しよ
うとすれば、おおよそ Wnomal＝2Nd3となる （７） つまり （８）式に示すように、p-層の膜厚d1をp-層の横幅d3の
1/2以上にすれば、従来のMOSFETよりも小さい占有面積
で１つの回路セルを構成できることがわかる。
れる。通常のMOSFET構造で同一のチヤネル幅を形成しよ
うとすれば、おおよそ Wnomal＝2Nd3となる （７） つまり （８）式に示すように、p-層の膜厚d1をp-層の横幅d3の
1/2以上にすれば、従来のMOSFETよりも小さい占有面積
で１つの回路セルを構成できることがわかる。
本発明によれば、以上詳述したようなすぐれたトラン
ジスタ特性を示すことが実験の結果判明した。
ジスタ特性を示すことが実験の結果判明した。
次に本第１実施例による半導体装置の製造方法に関し
て第５図を用いて説明する。ここで第５図（ａ）〜（d
1）は第１図（ｂ）と同じ方向からの断面図、第５図（d
2）、（e2）は第１図（ｄ）と同じ方向からの断面図で
ある。
て第５図を用いて説明する。ここで第５図（ａ）〜（d
1）は第１図（ｂ）と同じ方向からの断面図、第５図（d
2）、（e2）は第１図（ｄ）と同じ方向からの断面図で
ある。
第５図の（ａ）のように、ｐ型半導体基板21表面上に
p+型の導電性を示すようなイオン注入を行い埋め込み層
22を形成し、その後,p層24,p-層25をエピタキシヤル成
長により形成した。22でエピタキシヤル成長温度はなる
べく低温下で行い、p-層への不純物のきわ上がりを防止
した。エピタキシャル成長後、素子分離用のフイールド
酸化膜23を設けた。
p+型の導電性を示すようなイオン注入を行い埋め込み層
22を形成し、その後,p層24,p-層25をエピタキシヤル成
長により形成した。22でエピタキシヤル成長温度はなる
べく低温下で行い、p-層への不純物のきわ上がりを防止
した。エピタキシャル成長後、素子分離用のフイールド
酸化膜23を設けた。
次に第５図の（ｂ）に示すように、Siエツチ用マスク
となるSiO226を熱酸化によリ形成し、レジストを塗布す
る。その後上記ウエハをArFエキシマレーザー２光束干
渉露光装置にいれ、Si（100）方向に干渉じまパターン
を合せ露光した。これにより、第５図の（ｂ）の27に示
す如く、ライン及びスペース幅が約500Å〜700Åいう微
細なレジストのパターニングが実現した。このレジスト
マスクにより、下に設けられたSiO2を25に示すp-層Si表
面が出るまでRIE（反応性イオンエツチング）法により
パターニングした。
となるSiO226を熱酸化によリ形成し、レジストを塗布す
る。その後上記ウエハをArFエキシマレーザー２光束干
渉露光装置にいれ、Si（100）方向に干渉じまパターン
を合せ露光した。これにより、第５図の（ｂ）の27に示
す如く、ライン及びスペース幅が約500Å〜700Åいう微
細なレジストのパターニングが実現した。このレジスト
マスクにより、下に設けられたSiO2を25に示すp-層Si表
面が出るまでRIE（反応性イオンエツチング）法により
パターニングした。
次に、第５図の（ｃ）に示すように、上記パターニン
グされたSiO2層をマスクにp-層25のエツチングを行う。
この場合、RIE装置からSiウエハ上への不純物の混入を
防止するために、RIE装置として、その内壁が電離複合
研磨SUS316L表面にF2不動態化処理がほどこされてい
る。さらには、Si表面へのダメージ防止のためにプラズ
マイオンエネルギーを低くなるようにウエハ側のバイア
スが制御できるよう構成された装置を使用した。反応ガ
ス種としては、SiCl4を使用したが、これに限定される
ものでなく、CCl4,Cl2等が使用可能である。
グされたSiO2層をマスクにp-層25のエツチングを行う。
この場合、RIE装置からSiウエハ上への不純物の混入を
防止するために、RIE装置として、その内壁が電離複合
研磨SUS316L表面にF2不動態化処理がほどこされてい
る。さらには、Si表面へのダメージ防止のためにプラズ
マイオンエネルギーを低くなるようにウエハ側のバイア
スが制御できるよう構成された装置を使用した。反応ガ
ス種としては、SiCl4を使用したが、これに限定される
ものでなく、CCl4,Cl2等が使用可能である。
エツチングは第５図（ｃ）の溝28に示す如く、ｐ層24
まで進んだ段階で終了する。エツチング終了後ゲート絶
縁膜前の洪浄を行い、29に示すようにゲート絶縁膜を50
Å程ドライ酸化により形成した。
まで進んだ段階で終了する。エツチング終了後ゲート絶
縁膜前の洪浄を行い、29に示すようにゲート絶縁膜を50
Å程ドライ酸化により形成した。
次に、ゲート電極30をパターニングで形成した。ゲー
ト電極としては、p+多結晶Siを使用した。ここで第５図
（d1）と（d2）は切断の方向が異なるだけで同じ製造段
階を示している。
ト電極としては、p+多結晶Siを使用した。ここで第５図
（d1）と（d2）は切断の方向が異なるだけで同じ製造段
階を示している。
更に、第５図（e2）に示すように、通常のMOSFETと同
様にソースドレイン領域32形成のため、ASのイオン31を
注入しアニール処理を行った。その結果ソースドレイン
領域32が形成される。その場合のp-層９のエピ厚d1,p層
４のエピ厚d4,ソースドレイン領域32の拡散深さXjnとの
関係は、第６図（第５図（e2）のYY′断面図）に示すよ
うに、 d1Xjn＜d4 （９） となる。
様にソースドレイン領域32形成のため、ASのイオン31を
注入しアニール処理を行った。その結果ソースドレイン
領域32が形成される。その場合のp-層９のエピ厚d1,p層
４のエピ厚d4,ソースドレイン領域32の拡散深さXjnとの
関係は、第６図（第５図（e2）のYY′断面図）に示すよ
うに、 d1Xjn＜d4 （９） となる。
（９）式の関係を満たすようにすれば、側壁部に形成
されたチヤネル領域にソース及びドレイン領域が接続さ
れ、かつ、第６図のn+層33が埋め込みp+層と分離するの
で耐圧低下という問題が解消される。
されたチヤネル領域にソース及びドレイン領域が接続さ
れ、かつ、第６図のn+層33が埋め込みp+層と分離するの
で耐圧低下という問題が解消される。
ソース、ドレイン領域形成後、ウエハ表面を洗浄し、
かつ再び酸化してゲートとソース及びドレイン間の絶縁
を十分とった。
かつ再び酸化してゲートとソース及びドレイン間の絶縁
を十分とった。
その後、CVD法により、酸化シリコン膜を設け、ソー
スドレイン領域にコンタクト穴をあけ、スパツタ法によ
りソースドレイン電極となるAl電極及びAl配線を形成し
た。ここで酸化シリコン膜はスパツタ法で形成してもよ
い。
スドレイン領域にコンタクト穴をあけ、スパツタ法によ
りソースドレイン電極となるAl電極及びAl配線を形成し
た。ここで酸化シリコン膜はスパツタ法で形成してもよ
い。
以上説明したように、本発明の構造は、微細なSiのパ
ターニング技術（レジストパターニング、Siのドライエ
ツチング）で容易に実現できる。
ターニング技術（レジストパターニング、Siのドライエ
ツチング）で容易に実現できる。
本発明の素子作製において、レジストパターニング
は、マスク合せ等が不用でありリソグラフイーに要求さ
れる制約条件は少ない。又、本実施例では、２光束干渉
を利用したが、これに限定されるものでなく、Ｘ線ステ
ツパ、電子ビーム直描、集束性イオンビーム直描装置を
用いても可能である。p-層エッチングようのマスクとし
ては他にSi3N4等Siと選択比が取れるものであればよ
い。
は、マスク合せ等が不用でありリソグラフイーに要求さ
れる制約条件は少ない。又、本実施例では、２光束干渉
を利用したが、これに限定されるものでなく、Ｘ線ステ
ツパ、電子ビーム直描、集束性イオンビーム直描装置を
用いても可能である。p-層エッチングようのマスクとし
ては他にSi3N4等Siと選択比が取れるものであればよ
い。
又、本発明の実施例の説明は、ｎ型MOSFETについて行
ったが、ｐ型MOSFETについても同様なプロセスで達成で
きることは言うまでもない。上記構造のｎ型MOSFETとｐ
型MOSFETとを形成し電気的に接続してCMOS回路とするこ
ともできる。
ったが、ｐ型MOSFETについても同様なプロセスで達成で
きることは言うまでもない。上記構造のｎ型MOSFETとｐ
型MOSFETとを形成し電気的に接続してCMOS回路とするこ
ともできる。
本発明では、ドープ領域における不純物濃度がトラン
ジスタの駆動の際にゲートにかかる駆動電圧によって該
ドープ領域が反転しないような濃度とされる。即ちチャ
ネル領域の不純物濃度、ゲート電極の構成材料、ゲート
絶縁膜の厚さ、ゲート電圧等により決定される。そこで
実験例１−１、１−２として、第１実施例に基づく構成
の他の変形例を作成しその特性を測定した。
ジスタの駆動の際にゲートにかかる駆動電圧によって該
ドープ領域が反転しないような濃度とされる。即ちチャ
ネル領域の不純物濃度、ゲート電極の構成材料、ゲート
絶縁膜の厚さ、ゲート電圧等により決定される。そこで
実験例１−１、１−２として、第１実施例に基づく構成
の他の変形例を作成しその特性を測定した。
（実験例１−１） 本実験例１−１では、第５図の製造プロセスにて、下
記の表２のような第１実施例のMOSFETのサンプルを複数
作成した。
記の表２のような第１実施例のMOSFETのサンプルを複数
作成した。
各サンプルは、ゲート電極がタングステンシリサイ
ド、ゲート酸化膜厚を50Å、界面準位密度を1010cm-2、
ｐ層４の不純物濃度を1017cm-3と共通にしてp-層９の不
純物濃度（aa）、ゲート電極の対向部分の間隔（d3）、
を変化させた。φmsは各サンプルに対応するゲート電極
と半導体との仕事関数差、φｍは各サンプルに対応する
ゲート電極の仕事関数である。
ド、ゲート酸化膜厚を50Å、界面準位密度を1010cm-2、
ｐ層４の不純物濃度を1017cm-3と共通にしてp-層９の不
純物濃度（aa）、ゲート電極の対向部分の間隔（d3）、
を変化させた。φmsは各サンプルに対応するゲート電極
と半導体との仕事関数差、φｍは各サンプルに対応する
ゲート電極の仕事関数である。
そして、しきい値を0.2V、電源電圧VDDを0.6Vとして
駆動した。その結果は、従来例に比べて格段に優れてい
た。
駆動した。その結果は、従来例に比べて格段に優れてい
た。
そしてゲート電極材料にはここではタングステンシリ
サイド（WSi2）を用いたが、ほかに仕事関数が4.43〜4.
55となるMoSi2,NiSi,CoSi,RhSi等であればそのまま代用
出来る。
サイド（WSi2）を用いたが、ほかに仕事関数が4.43〜4.
55となるMoSi2,NiSi,CoSi,RhSi等であればそのまま代用
出来る。
（実験例１−２） 第５図の製造プロセスにて、下記の表３のような第１
実施例のMOSFETのサンプルを複数作成した。
実施例のMOSFETのサンプルを複数作成した。
各サンプルは、ゲート電極がプラチナシリサイド、ゲ
ート酸化膜厚を50Å、界面準位密度を1010cm-2、ｐ層４
の不純物濃度を1018cm-3と共通にしてp-層９の不純物濃
度（aa）、ゲート電極の対向部分の間隔（d3）、を変化
させた。φmsは各サンプルに対応するゲート電極と半導
体との仕事関数差、φｍは各サンプルに対応するゲート
電極の仕事関数である。
ート酸化膜厚を50Å、界面準位密度を1010cm-2、ｐ層４
の不純物濃度を1018cm-3と共通にしてp-層９の不純物濃
度（aa）、ゲート電極の対向部分の間隔（d3）、を変化
させた。φmsは各サンプルに対応するゲート電極と半導
体との仕事関数差、φｍは各サンプルに対応するゲート
電極の仕事関数である。
そして、しきい値0.35V、電源電圧VDD0.8Vとして駆動
した。その結果は、従来例に比べて格段に優れていた。
した。その結果は、従来例に比べて格段に優れていた。
そして、ゲート電極材料にはここではプラチナシリサ
イド（PtSi）を用いたが、ほかに仕事関数が約4.6とな
るPd2Si,Pt2Si等であればそのまま代用出来る。
イド（PtSi）を用いたが、ほかに仕事関数が約4.6とな
るPd2Si,Pt2Si等であればそのまま代用出来る。
〔第２実施例］ 次に本発明の第２実施例について、第７図を用いて説
明する。第７図において、第１図と同一箇所に関しては
同一符号を記し説明は省略する。
明する。第７図において、第１図と同一箇所に関しては
同一符号を記し説明は省略する。
第１実施例の構成と異なる点は、第７図（ｂ）及び第
７図（ｄ）で特徴的に表されているように、チャネル領
域としてのp-層９の上に同じ導電型でこのp-層より不純
物濃度の高いｐ層35が形成されている点である。
７図（ｄ）で特徴的に表されているように、チャネル領
域としてのp-層９の上に同じ導電型でこのp-層より不純
物濃度の高いｐ層35が形成されている点である。
この構造はｐウエル層4,p-層9,p層35の形成の時に不
純物濃度を変えてエピタキシヤル成長させれば良く、製
造上、第１実施例と同様の工程で行える。
純物濃度を変えてエピタキシヤル成長させれば良く、製
造上、第１実施例と同様の工程で行える。
次に、本第２実施例の動作に関して説明する。ｐウエ
ル層４及びｐ層35の不純物濃度は動作時のゲート電圧が
最大値となった時でも、上部のゲート絶縁膜８との界面
側に反転層が形成されないような濃度となっている。し
たがって、p-層９とゲート絶縁膜８との側壁部のみにチ
ヤネルが形成される構成となる。よってこの構成は純粋
に２つの対向したゲートからなる構成と等価なものとな
り動作が安定する。
ル層４及びｐ層35の不純物濃度は動作時のゲート電圧が
最大値となった時でも、上部のゲート絶縁膜８との界面
側に反転層が形成されないような濃度となっている。し
たがって、p-層９とゲート絶縁膜８との側壁部のみにチ
ヤネルが形成される構成となる。よってこの構成は純粋
に２つの対向したゲートからなる構成と等価なものとな
り動作が安定する。
又、通常Siのエツジ部の絶縁膜厚は、平面部より薄く
なり耐圧が低下するが、本実施例によればエツジ部36に
示す如く、内側のｐ層の濃度が高い分、十分な耐圧を示
し、膜厚が第１実施例より薄いものでも可能である。こ
れにより、高いgm特性が得られる。
なり耐圧が低下するが、本実施例によればエツジ部36に
示す如く、内側のｐ層の濃度が高い分、十分な耐圧を示
し、膜厚が第１実施例より薄いものでも可能である。こ
れにより、高いgm特性が得られる。
本第２実施例の構成では、チャネル領域の上部にｐ層
35が設けられているが、ソース及びドレイン領域形成時
のn+型導電性イオン注入によるn+層の不純物濃度の方が
ｐ層35よりも十分濃いため、ソースドレイン部には全く
影響がない。
35が設けられているが、ソース及びドレイン領域形成時
のn+型導電性イオン注入によるn+層の不純物濃度の方が
ｐ層35よりも十分濃いため、ソースドレイン部には全く
影響がない。
本第２実施例の場合、第１実施例の（９）式に対応す
る関係はｐ層35の膜厚d5,p-層９の膜厚をd1とすると d1＋d5Xjn＜d4 （10） で与えられる。ただしXjn,d4は第１実施例と同様、それ
ぞれn+層の深さ、メサの溝の深さである。
る関係はｐ層35の膜厚d5,p-層９の膜厚をd1とすると d1＋d5Xjn＜d4 （10） で与えられる。ただしXjn,d4は第１実施例と同様、それ
ぞれn+層の深さ、メサの溝の深さである。
〔第３実施例〕 次に本発明の第３実施例について第８図を用いて説明
する。第８図において、第１図と同一箇所に関しては同
一番号を記し、説明は省略する。第１実施例と異なる点
は、第８図（ａ）及び（ｄ）の37,38に示すようにソー
スドレイン領域のゲート電極近傍にn-層37、38が形成さ
れていることである。このn-層によりソース及びドレイ
ン領域近傍の電界集中が緩和され、ホツトキヤリアによ
る特性劣化がさらに減少する利点をもっている。この構
造の形成は、次のように行えば良い。ゲート電極パター
ニング後、ゲート電極をマスクとしてn-層37、38を形成
する部分にイオン注入を行う。次にCVD法により酸化シ
リコン膜をゲート電極をおおうように形成し反応性イオ
ンエツチング（RIE）法により上記酸化シリコン膜の異
方性エツチングを行うと、第８図（ｄ）の39,40に示す
ようにゲート電極の側壁部に酸化シリコン膜が残る。こ
の形状で再びn+導電型のイオン注入を行い、上記n-層と
同じ拡散深さになるようにソースドレイン領域を形成す
ればよい。又、本実施例ではソースとドレインとの両側
にn-層を設ける構成としたが、ドレイン側のみにn-層を
設ける構造としてソースの寄生抵抗を低減しgm向上を図
ることも可能である。
する。第８図において、第１図と同一箇所に関しては同
一番号を記し、説明は省略する。第１実施例と異なる点
は、第８図（ａ）及び（ｄ）の37,38に示すようにソー
スドレイン領域のゲート電極近傍にn-層37、38が形成さ
れていることである。このn-層によりソース及びドレイ
ン領域近傍の電界集中が緩和され、ホツトキヤリアによ
る特性劣化がさらに減少する利点をもっている。この構
造の形成は、次のように行えば良い。ゲート電極パター
ニング後、ゲート電極をマスクとしてn-層37、38を形成
する部分にイオン注入を行う。次にCVD法により酸化シ
リコン膜をゲート電極をおおうように形成し反応性イオ
ンエツチング（RIE）法により上記酸化シリコン膜の異
方性エツチングを行うと、第８図（ｄ）の39,40に示す
ようにゲート電極の側壁部に酸化シリコン膜が残る。こ
の形状で再びn+導電型のイオン注入を行い、上記n-層と
同じ拡散深さになるようにソースドレイン領域を形成す
ればよい。又、本実施例ではソースとドレインとの両側
にn-層を設ける構成としたが、ドレイン側のみにn-層を
設ける構造としてソースの寄生抵抗を低減しgm向上を図
ることも可能である。
〔第４実施例〕 次に本発明の第４実施例について、第９図を用いて説
明する。第９図において、第１実施例と同様の箇所に関
しては、同一番号を記し、説明は省略する。
明する。第９図において、第１実施例と同様の箇所に関
しては、同一番号を記し、説明は省略する。
本第４実施例が第１実施例と異なる点は、第９図
（ｂ）及び（ｃ）に特徴的に表されている如く各MOSFET
要素の幅、即ちメサ構造の幅41とメサとメサ構造との間
隔42とが異なることである。これはパターニング時に電
子ビーム直描もしくは集束性イオンビーム直描を用いれ
ば実現できる。この第４実施例の構造にすることによ
り、フイールド酸化膜３と、メサ構造部及びメサとメサ
構造どうしが製造プロセスのバラツキにより接触するこ
とがなくなり安定な動作が得られる。
（ｂ）及び（ｃ）に特徴的に表されている如く各MOSFET
要素の幅、即ちメサ構造の幅41とメサとメサ構造との間
隔42とが異なることである。これはパターニング時に電
子ビーム直描もしくは集束性イオンビーム直描を用いれ
ば実現できる。この第４実施例の構造にすることによ
り、フイールド酸化膜３と、メサ構造部及びメサとメサ
構造どうしが製造プロセスのバラツキにより接触するこ
とがなくなり安定な動作が得られる。
又、本発明の実施例としては、すべて各MOSFET要素が
複数個からなるものについて説明したが、MOSFET要素と
してのメサ構造が１つから成るものでも可能であること
は言うまでもない。
複数個からなるものについて説明したが、MOSFET要素と
してのメサ構造が１つから成るものでも可能であること
は言うまでもない。
［効果］ 本発明の半導体装置によれば、高移動度、高gm特性、
良好なStacta特性、良好なスイッチング特性が実現で
き、簡単な製造プロセスでこれら良好な特性を有するば
らつきのない微細構造のMOSFET等の半導体装置が多数得
られる。
良好なStacta特性、良好なスイッチング特性が実現で
き、簡単な製造プロセスでこれら良好な特性を有するば
らつきのない微細構造のMOSFET等の半導体装置が多数得
られる。
第１図（ａ）は本発明の第１実施例によるｎ型MOSFETを
示す模式的斜視図、第１図（ｂ）は第１図（ａ）におけ
るAA′線による模式的断面図、第１図（ｃ）は第１図
（ａ）におけるBB′線による模式的断面図、第１図
（ｄ）は第１図（ａ）におけるCC′線による模式的断面
図、 第２図は本発明によるチヤネル形成部の実効的な電界強
度Eeffと移動度との関係を示すグラフ、 第３図は本発明によるチヤネル形成部の実効的な電界強
度Eeffとgmとの関係を示すグラフ、 第４図（ａ）はp-層４の横幅d3が100Åの時のゲート電
圧（VG）に対する電界強度（ES）の依存特性を示すグラ
フ、第４図（ｂ）はp-層４の横幅d3が500Åの時のゲー
ト電圧（VG）に対する電界強度（ES）の依存特性を示す
グラフ、第４図（ｃ）はp-層４の横幅d3が100Åの時の
ゲート電圧（VG）に対するキヤリア増大傾向の依存特性
を示すグラフ、第４図（ｄ）はp-層４の横幅d3が500Å
の時のゲート電圧（VG）に対するキヤリア増大傾向の依
存特性を示すグラフ、 第５図は本発明の第１実施例による半導体装置の製造方
法を説明するための模式的断面図、 第６図は第５図（e2）のYY′線によるチャネル領域とド
レイン領域接合面近傍を示す模式的断面図、 第７図（ａ）は本発明の第２実施例によるｎ型MOSFETを
示す模式的斜視図、第７図（ｂ）は第７図（ａ）におけ
るAA′線による模式的断面図、第７図（ｃ）は第７図
（ａ）におけるBB′線による模式的断面図、第７図
（ｄ）は第７図（ａ）におけるCC′線による模式的断面
図、 第８図（ａ）は本発明の第３実施例によるｎ型MOSFETを
示す模式的斜視図、第８図（ｂ）は第８図（ａ）におけ
るAA′線による模式的断面図、第８図（ｃ）は第８図
（ａ）におけるBB′線による模式的断面図、第８図
（ｄ）は第８図（ａ）におけるCC′線による模式的断面
図、第９図（ａ）は本発明の第４実施例によるｎ型MOSF
ETを示す模式的斜視図、第９図（ｂ）は第９図（ａ）に
おけるAA′線による模式的断面図、第９図（ｃ）は第９
図（ａ）におけるBB′線による模式的断面図、第９図
（ｄ）は第９図（ａ）におけるCC′線による模式的断面
図、 第10図は、従来のLDD構造を有するMOSFETを示す模式的
断面図、 第11図は、従来のLDD構造を有するMOSFETのドレイン電
流の有効チャネル長依存性を示すグラフ、 第12図は、従来のLDD構造を有するMOSFETの垂直方向の
電界強度と移動度との関係を示すグラフ、 第13図（ａ），（ｂ）は従来のSurrounding Gate tra
nsistor（SGT）を示す模式図、 第14図（ａ），（ｂ）は第13図のSGTのチャネル部の模
式的上面図とその一部拡大図、 第15図（ａ），（ｂ），（ｃ）は第13図のSGTの動作を
説明するためのグラフ及び横断面図である。 １……基板、 ２……p+埋め込み層、 ３……フイールド酸化膜、 ４……ドープ領域としてのｐ型ウエル層、 ５……ゲート電極、 ６……ソース領域、 ７……ドレイン領域、 ８……ゲート絶縁膜、 ９……チャネル領域、
示す模式的斜視図、第１図（ｂ）は第１図（ａ）におけ
るAA′線による模式的断面図、第１図（ｃ）は第１図
（ａ）におけるBB′線による模式的断面図、第１図
（ｄ）は第１図（ａ）におけるCC′線による模式的断面
図、 第２図は本発明によるチヤネル形成部の実効的な電界強
度Eeffと移動度との関係を示すグラフ、 第３図は本発明によるチヤネル形成部の実効的な電界強
度Eeffとgmとの関係を示すグラフ、 第４図（ａ）はp-層４の横幅d3が100Åの時のゲート電
圧（VG）に対する電界強度（ES）の依存特性を示すグラ
フ、第４図（ｂ）はp-層４の横幅d3が500Åの時のゲー
ト電圧（VG）に対する電界強度（ES）の依存特性を示す
グラフ、第４図（ｃ）はp-層４の横幅d3が100Åの時の
ゲート電圧（VG）に対するキヤリア増大傾向の依存特性
を示すグラフ、第４図（ｄ）はp-層４の横幅d3が500Å
の時のゲート電圧（VG）に対するキヤリア増大傾向の依
存特性を示すグラフ、 第５図は本発明の第１実施例による半導体装置の製造方
法を説明するための模式的断面図、 第６図は第５図（e2）のYY′線によるチャネル領域とド
レイン領域接合面近傍を示す模式的断面図、 第７図（ａ）は本発明の第２実施例によるｎ型MOSFETを
示す模式的斜視図、第７図（ｂ）は第７図（ａ）におけ
るAA′線による模式的断面図、第７図（ｃ）は第７図
（ａ）におけるBB′線による模式的断面図、第７図
（ｄ）は第７図（ａ）におけるCC′線による模式的断面
図、 第８図（ａ）は本発明の第３実施例によるｎ型MOSFETを
示す模式的斜視図、第８図（ｂ）は第８図（ａ）におけ
るAA′線による模式的断面図、第８図（ｃ）は第８図
（ａ）におけるBB′線による模式的断面図、第８図
（ｄ）は第８図（ａ）におけるCC′線による模式的断面
図、第９図（ａ）は本発明の第４実施例によるｎ型MOSF
ETを示す模式的斜視図、第９図（ｂ）は第９図（ａ）に
おけるAA′線による模式的断面図、第９図（ｃ）は第９
図（ａ）におけるBB′線による模式的断面図、第９図
（ｄ）は第９図（ａ）におけるCC′線による模式的断面
図、 第10図は、従来のLDD構造を有するMOSFETを示す模式的
断面図、 第11図は、従来のLDD構造を有するMOSFETのドレイン電
流の有効チャネル長依存性を示すグラフ、 第12図は、従来のLDD構造を有するMOSFETの垂直方向の
電界強度と移動度との関係を示すグラフ、 第13図（ａ），（ｂ）は従来のSurrounding Gate tra
nsistor（SGT）を示す模式図、 第14図（ａ），（ｂ）は第13図のSGTのチャネル部の模
式的上面図とその一部拡大図、 第15図（ａ），（ｂ），（ｃ）は第13図のSGTの動作を
説明するためのグラフ及び横断面図である。 １……基板、 ２……p+埋め込み層、 ３……フイールド酸化膜、 ４……ドープ領域としてのｐ型ウエル層、 ５……ゲート電極、 ６……ソース領域、 ７……ドレイン領域、 ８……ゲート絶縁膜、 ９……チャネル領域、
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−82672（ＪＰ，Ａ) 特開 昭54−136275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/78
Claims (19)
- 【請求項１】ソース領域と、ドレイン領域と、これらの
間に設けられたチャネル領域と、前記チャネル領域に対
してゲート絶縁膜を介して設けられたゲート電極と、を
有する半導体装置において、前記チャネル領域に接して
設けられ該チャネル領域と同じ導電型で且つ該チャネル
領域より不純物濃度の高い半導体領域を備え、前記ゲー
ト電極は互いに対向する２つの対向部分を少なくとも有
しており、前記対向部分が前記チャネル領域と前記半導
体領域との接合面と交差する面を有するように配設され
ていることを特徴とする半導体装置。 - 【請求項２】前記ゲート電極と前記半導体領域とが前記
ソース領域と前記チャネル領域と前記ドレイン領域とを
結ぶ方向に沿った少なくとも４つ面を囲んでいることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記チャネル領域は前記半導体領域上に複
数設けられていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】前記チャネル領域を挟んで前記半導体領域
と対向する側には、該チャネル領域と同じ導電型で且つ
該チャネル領域より不純物濃度が高い第２の半導体領域
が設けられていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】前記ドレイン領域では、前記チャネル領域
に接する部分の不純物濃度が他の部分の不純物濃度より
低いことを特徴とする請求項１に記載の半導体装置。 - 【請求項６】前記ソース領域と前記ドレイン領域と前記
チャネル領域は、フィールド絶縁膜で囲まれた半導体基
体の表面に、複数配列されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項７】前記半導体領域は、フィールド絶縁膜の下
のP+埋め込み層と該フィールド絶縁膜で囲まれたＰ型半
導体層とを有することを特徴とする請求項６に記載の半
導体装置。 - 【請求項８】前記半導体領域は、不純物濃度が高い埋め
込み層を有することを特徴とする請求項１に記載の半導
体装置。 - 【請求項９】前記チャネル領域の厚さは、前記チャネル
領域の幅の1/2以上であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項１０】ソース領域と、ドレイン領域と、これら
の間に設けられたチャネル領域と、前記チャネル領域に
対してゲート絶縁膜を介して設けられたゲート電極と、
を有する半導体装置において、前記チャネル領域に接し
て設けられ該チャネル領域と同じ導電型で且つ該チャネ
ル領域より不純物濃度の高い半導体領域を備え、前記ゲ
ート電極は互いに対向する２つの対向部分を少なくとも
有しており、前記対向部分が前記チャネル領域と前記半
導体領域の前記チャネル領域に接している部分とを挟持
していることを特徴とする半導体装置。 - 【請求項１１】前記ゲート電極と前記半導体領域とが前
記ソース領域と前記チャネル領域と前記ドレイン領域と
を結ぶ方向に沿った少なくとも４つ面を囲んでいること
を特徴とする請求項10に記載の半導体装置。 - 【請求項１２】前記チャネル領域は前記半導体領域上に
複数設けられていることを特徴とする請求項10に記載の
半導体装置。 - 【請求項１３】前記チャネル領域を挟んで前記半導体領
域と対向する側には、該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い第２の半導体領
域が設けられていることを特徴とする請求項10に記載の
半導体装置。 - 【請求項１４】前記ドレイン領域では、前記チャネル領
域に接する部分の不純物濃度が他の部分の不純物濃度よ
り低いことを特徴とする請求項10に記載の半導体装置。 - 【請求項１５】前記ソース領域と前記ドレイン領域と前
記チャネル領域は、フィールド絶縁膜で囲まれた半導体
基体の表面に、複数配列されていることを特徴とする請
求項10に記載の半導体装置。 - 【請求項１６】前記半導体領域は、フィールド絶縁膜の
下のP+埋め込み層と該フィールド絶縁膜で囲まれたＰ型
半導体層とを有することを特徴とする請求項15に記載の
半導体装置。 - 【請求項１７】前記半導体領域は、不純物濃度が高い埋
め込み層を有することを特徴とする請求項10に記載の半
導体装置。 - 【請求項１８】前記チャネル領域の厚さは、前記チャネ
ル領域の幅の1/2以上であることを特徴とする請求項10
に記載の半導体装置。 - 【請求項１９】ソース領域と、ドレイン領域と、これら
の間に設けられたチャネル領域と、前記チャネル領域に
対してゲート絶縁膜を介して設けられたゲート電極と、
を有し、前記チャネル領域に接して設けられ該チャネル
領域と同じ導電型で且つ該チャネル領域より不純物濃度
の高い半導体領域を備え、前記ゲート電極は互いに対向
する２つの対向部分を少なくとも有する半導体装置の製
造方法において、基板上の前記半導体領域の表面上に前
記チャネル領域となる半導体層を形成し、該チャネル領
域となる半導体層と前記半導体領域とを部分的に除去し
て、前記半導体領域と前記チャネル領域となる半導体層
との界面より深い溝を形成し、前記溝の間にある凸部を
覆うように前記ゲート電極を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314031A JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
| EP90313070A EP0431855B1 (en) | 1989-12-02 | 1990-11-30 | Semiconductor device with insulated gate transistor |
| DE69021177T DE69021177T2 (de) | 1989-12-02 | 1990-11-30 | Halbleiteranordnung mit isolierter Gateelektrode. |
| US08/126,757 US6242783B1 (en) | 1989-12-02 | 1993-09-27 | Semiconductor device with insulated gate transistor |
| US08/421,931 US6316813B1 (en) | 1989-12-02 | 1995-04-14 | Semiconductor device with insulated gate transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314031A JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245573A JPH03245573A (ja) | 1991-11-01 |
| JP2994670B2 true JP2994670B2 (ja) | 1999-12-27 |
Family
ID=18048383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314031A Expired - Lifetime JP2994670B2 (ja) | 1989-12-02 | 1989-12-02 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6242783B1 (ja) |
| EP (1) | EP0431855B1 (ja) |
| JP (1) | JP2994670B2 (ja) |
| DE (1) | DE69021177T2 (ja) |
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