JP3692039B2 - 電界効果制御型トランジスタの製造方法 - Google Patents
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Description
【０００１】
本発明は、半導体基板の主表面に、活性領域を側方に決定する第１及び第２のトレンチが形成され、前記活性領域は、それぞれ前記半導体基板の主表面に接するソース領域、チャネル領域およびドレイン領域を有しており、ゲート電極の形成のために、第１の導電層がデポジットされ、該第１の導電層から、異方性エッチングにより導電性スペーサが、前記活性領域の２つの互いに対向する側に形成される電界効果制御型トランジスタの製造方法に関する。
【０００２】
プレーナＭＯＳトランジスタ及び接合トランジスタは約５０ｎｍのチャネル長で作動限界に達する。５０ｎｍ未満のゲート長領域に対して種々のトランジスタ構造が提案されている（例えば、H.Wong 他、IEDM 97、第４２７頁以降参照）。この場合、ＭＯＳトランジスタが２つのゲート電極を有しており、該ゲート電極は、チャネル領域の互いに対向する側に配置されており、よってチャネル領域の２つの表面に沿って電流を制御することを提案している。これは、ソース領域、チャネル領域およびドレイン領域が、シリコンウエハの主表面に対して垂直方向に配置されており、主表面より突出したスタックを形成する縦型構造も、ソース領域、チャネル領域およびドレイン領域が、シリコンウエハの主表面に対して平行に配置されている平坦型構造も可能である。
【０００３】
H.Wong 他、IEDM 97、第４２７頁以降において、プレーナＭＯＳトランジスタをＳＯＩ基板上で実現することが提案されており、ここではチャネル領域の上方のゲート電極とチャネル領域の下方のゲート電極とが設けられている。トランジスタの製造のために、シリコン基板上に厚いシリコン酸化物層、第１のシリコン窒化物層、第１の薄いシリコン酸化物層、アモルファスシリコンから成るスペーサ層、第２の薄いシリコン酸化物層および第２のシリコン窒化物層を設けて、ソースおよびドレイン領域の厚いシリコン酸化物層の表面が露出されるように構造化することが提案されている。また、ソース／ドレイン領域の一方において、厚いシリコン酸化物層に窓がシリコン基板の表面まで開けられる。アモルファスシリコンから成るスペーサ層は、ゲートスタックの領域で除去される。次に、選択的エピタキシーにより、シリコン基板の露出した表面から、ソース／ドレイン領域およびチャネル領域の範囲において単結晶シリコンを成長させる。構造化された第１のシリコン窒化物層および第２のシリコン窒化物層を除去し、ドーピングされた多結晶シリコンをデポジットすることにより、選択的エピタキシーにて成長したチャネル領域の上方および下方に２つのゲート電極が形成される。この方法は、半導体プロセス技術の標準的ステップとコンパチブルでない。
【０００４】
D.Hisamoto他、IEDM 89 第８３３〜８３６頁に、ソース領域、チャネル領域およびドレイン領域をシリコンウェブに有しているプレーナＭＯＳトランジスタが提案されており、該シリコンウェブはフィールド酸化物領域により、その下に配置されているシリコン基板に対して絶縁分離されている。ゲート電極はチャネル領域の範囲内でシリコンウェブとオーバーラップしており、したがって、シリコンウェブの双方の側壁に沿ってチャネル電流を制御する。電流方向はシリコン基板の主表面に対して平行に流れる。当該トランジスタを製造するために、シリコン基板の表面に、シリコン窒化物層で覆われており、その側壁にシリコン窒化物スペーサが設けられているシリコンウェブを構造化することが提案されている。さらにシリコン基板の表面が、シリコン窒化物スペーサの下にアンダーエッチングされる。フィールド酸化物領域は、シリコン基板の表面の局部的な酸化（local oxidation）により形成される。その際、酸化は、ウェブの両側に形成されるフィールド酸化物領域が、生ずるバーズビークによってウェブの下方に達するまで続けられる。この製造プロセスも、半導体プロセス技術の標準的ステップとコンパチブルでない。
【０００５】
本発明の課題は、５０ｎｍ未満のゲート長の場合にも機能し、半導体プロセス技術の標準ステップを用いて製造可能である電界効果制御型トランジスタを提供することである。さらに、該トランジスタの製造方法が提案される。
【０００６】
上記課題は、（ア）第１導電型の半導体基板の主表面に、第１及び第２のトレンチを形成することにより活性領域を決定する工程と、
（イ）前記活性領域の側壁にゲート絶縁体を形成した後、前記活性領域に第１の導電層をデポジットし、異方性エッチングにより前記第１の導電層からなる導電性スペーサを、前記活性領域の２つの互いに対向する側に前記ゲート絶縁体を介して形成する工程と、
（ウ）前記第１及び第２のトレンチが形成された前記半導体基板の主表面をエッチングしてアイソレーショントレンチを形成した後、絶縁体をデポジットすることにより前記アイソレーショントレンチを前記絶縁体で充填し、前記活性領域及び前記導電性スペーサを囲むアイソレーション構造を形成する工程と、
（エ）前記アイソレーション構造を形成後に前記活性領域に前記第１導電型の不純物イオンを注入することにより、前記活性領域に前記半導体基板の主表面に接するチャネル領域を形成する工程と、
（オ）前記アイソレーション構造を形成後、第２の導電層を全面的にデポジットし、マスクを用いて異方性エッチングを行うことにより、前記第２の導電層が前記導電性スペーサと接続し、前記活性領域の長手方向に直交する方向に延在するように、構造化してゲート電極を形成するとともに、前記アイソレーション構造と前記活性領域との間に露出する前記第２の導電層を除去する工程と、
（カ）前記第２の導電層が除去されてできた前記アイソレーション構造と前記活性領域との間の中間空間に絶縁体を充填する工程と、
（キ）前記ゲート電極の側壁に絶縁体からなるスペーサを形成した後、前記絶縁体からなるスペーサをマスクとして前記第１導電型とは反対の第２導電型の不純物イオンを注入することにより、前記ゲート電極及び前記アイソレーション構造に対しセルフアライメントされて、前記半導体基板の主表面に接するソース／ドレイン領域を前記活性領域に形成する工程と
を備えた電界効果制御型トランジスタの製造方法により解決される。
【０００７】
電界効果制御型トランジスタが半導体基板にて実現される。半導体基板に、それぞれ該半導体基板の主表面に接するソース領域、チャネル領域およびドレイン領域を有する活性領域が設けられており、したがって、ソース領域とドレイン領域との間で電流が半導体基板の主表面に対して平行に流れる。半導体基板の主表面に少なくとも１つのトレンチが設けられており、トレンチはチャネル領域と接しており、トレンチにゲート電極の一部が配置されている。トランジスタにおいて、ゲート電極の一部が半導体基板の深さに達する。したがって、ゲート電極を介して、サブストレートの主表面を切断するチャネル領域の側壁でサブストレートの主表面に対して平行に流れる電流を制御できる。よって、有効チャネル幅は、半導体基板の主表面におけるチャネル領域の幅に依存しない。
【０００８】
トランジスタはＭＯＳトランジスタとしても接合トランジスタとしても実現できる。ＭＯＳトランジスタの場合、少なくともトレンチの領域内で、チャネル領域の表面にゲート絶縁体が設けられている。
【０００９】
標準的シリコンプロセス技術において集積化を考慮して、少なくとも主表面の領域に単結晶シリコンを有する半導体基板を用いると有利である。半導体基板として有利には、単結晶シリコンウエハ、ＳＯＩ基板の単結晶シリコン層、ＳｉＧｅサブストレート又はＳｉＣサブストレートが適している。
【００１０】
有利には、チャネル領域の互いに対向する側壁に、それぞれゲート電極の部分が配置されており、したがって、トランジスタは有効に２つの互いに対向するゲート電極部分を有している。これらの部分はそれぞれ第１のトレンチ及び第２のトレンチに配置されている。２つのゲート電極部分を設けることにより、チャネル領域の互いに対向する側壁にて反転チャネルが制御される。この構成により、ドレイン電圧のチャネル領域に対するパンチスルー（Durchgriff）が低減され、したがって、文献から公知の制限的な”Drain Induced Barrier Lowering”は実際に作用しない。さらに、２つのゲート電極部分を設けることにより、サブストレート電圧がチャネル領域に与える好ましくない影響が低減される。
【００１１】
有利には、ソース領域およびドレイン領域の広がりが、半導体基板の主表面に対して垂直に、１つの又は複数のトレンチの深さと比して小さいか又は同じである。この構成により、それにわたって導電反転チャネルが形成される面は拡大される、したがって、平坦型装置に比して電流利得（Stromergiebigkeit）が増大する。さらにこのことにより、トランジスタの制御に重要であるトランジスタの相互コンダクタンスが増大する。
【００１２】
有利には、ゲート電極の寸法は主表面に対して平行にチャネル領域の寸法に制限される、よって、ドレイン・ゲートオーバーラップ容量が最小化される。このことにより、寄生容量が最小化され、トランジスタの相互コンダクタンスが高められる。これは、高速のスイッチング特性および良好な高周波特性のためにＧＨｚ領域では有利である。
【００１３】
集積回路の中のトランジスタのアイソレーションのために、活性領域および１つ又は複数のトレンチを囲むアイソレーション構造を設けることは有利である。
【００１４】
トランジスタの製造のために、半導体基板の主表面に、活性領域を側方に決定するトレンチが形成される。続いて、部分的にトレンチに配置されているゲート電極が形成される。
【００１５】
ＭＯＳトランジスタとしてトランジスタを製造するために、チャネル領域の表面にゲート絶縁体が形成される。
【００１６】
ゲート電極をセルフアライメントで形成するために、第１の導電層がデポジットされ、該第１の導電層から、異方性エッチングにより導電性スペーサが、活性領域の側壁に形成される。引続いて、活性領域及び導電性スペーサを囲むアイソレーション構造が形成される。この場合、半導体基板の主表面に対して平行な導電性スペーサの表面は露出される。導電性スペーサの露出表面を介して該導電性スペーサと接続されている第２の導電層がデポジットされる。第２の導電層及び導電性スペーサの構造化によって、ゲート電極が形成される。導電層の材料として有利には、ドーピングされた多結晶又はアモルファスシリコン、金属珪化物及び／又は金属が適している。有利には、ゲート電極の製造のための構造化はマスクエッチングにより実施される。その際用いられるマスクはゲート長を決定する。この場合、微細構造化ステップ、例えば電子ビームリソグラフィを用いたり、インプリント方法にて、又はスペーサ技術を利用することにより、５０ｎｍ以下、有利には１０〜５０ｎｍのゲート長が実現できる。
【００１７】
有利にはソース／ドレイン領域の製造が、インプランテーションにより、ゲート電極に対してセルフアライメントで行われる。
【００１８】
有利にはトレンチは、アイソレーション構造およびゲート電極の断面に相応する断面を有している。この場合、アイソレーション構造は例えば、トレンチを完全に充填するアイソレーション層をデポジットすること及び化学的機械研磨により形成される。
【００１９】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００２０】
図１は、第１のシリコン酸化物層および第２のシリコン酸化物層および活性領域を決定するマスクの形成のための半導体基板の断面略図を示す。
【００２１】
図２は、図１を上から見た平面略図である。
【００２２】
図３は、半導体基板の活性領域の構造化のため、ゲート絶縁体の形成および活性領域の側壁における導電性スペーサの形成のための半導体基板の断面略図を示す。
【００２３】
図４は、半導体基板の別のエッチングによる半導体基板の断面略図を示す。
【００２４】
図５は、アイソレーション構造の形成のため、ゲート電極の形成、ソース領域とドレイン領域との間の中間空間の充填、アイソレーション材料を用いたアイソレーション構造の形成のための半導体基板を上から見た平面略図である。
【００２５】
図６は、図５の一点鎖線VI−VIに沿った断面図である。
【００２６】
図７は、図５の一点鎖線VII−VIIに沿った断面図である。
【００２７】
図８は、図５の一点鎖線VIII−VIIIに沿った断面図である。
【００２８】
ドーピング材濃度が１０１５ｃｍ−３のｐドーピングされた単結晶シリコンから成る半導体基板２の主表面１の上に、熱酸化により第１のシリコン酸化物層３が被着される。第１のシリコン酸化物層３の厚さは５ｎｍである。第１のシリコン酸化物層３の上に、２０ｎｍの厚さを有する第１のシリコン窒化物層４がデポジットされる。第１のシリコン窒化物層４の表面上に、トレンチに囲まれた活性領域を決定するマスク５が形成される（図１及び図２参照）。マスク５は主表面１に対して平行に実質的に方形の横断面を有しており、その寸法は４０ｎｍ×５００ｎｍである。
【００２９】
異方性エッチングにより、第１のシリコン窒化物層４、第１のシリコン酸化物層３および半導体基板２がエッチングされ、その際、半導体基板２にトレンチに囲まれている活性領域６が形成される（図３参照）。エッチングガスとしてＣＦ４およびＨ２が用いられる。このエッチングは主表面１の下方に５００ｎｍの深さまで行われる。
【００３０】
熱酸化により、活性領域６の側壁に３ｎｍの層厚のＳｉＯ２から成るゲート絶縁体７が形成される。
【００３１】
ドーピングされた多結晶シリコンから成る第１の導電層のデポジットおよび該第１の導電層のエッチバックにより、活性領域６の側壁にドーピングされた多結晶シリコンから成る導電性スペーサ８が形成される（図３参照）。導電性スペーサ８は活性領域６をリング状に囲んでいる。
【００３２】
ＳｉＦ４およびＨ２を用いた別の異方性エッチングプロセスにおいて、ゲート絶縁体７の露出部分が除去される。続いてＣＦ４を用いた異方性エッチングにより、半導体基板２がエッチングされる。したがって、活性領域６および導電性スペーサ８の側方に、主表面１を基準として１μｍの深さを有するアイソレーショントレンチ９が生ずる（図４参照）。
【００３３】
アイソレーショントレンチは第２のＳｉＯ２層をデポジットすることにより充填される。第１のシリコン窒化物層４がエッチストップとして作用する引続いての化学的機械研磨によって、第２のシリコン酸化物層から、アイソレーショントレンチ９を充填するアイソレーション構造１０が形成される（図６参照）。
【００３４】
硼素をインプランテーションすることにより、活性領域６に、５×１０１７ｃｍ−３のドーピング材濃度のチャネルドーピング部１１が形成される。
【００３５】
全く平面的に第２の導電層１２および第２のシリコン窒化物層１３がデポジットされ、マスクを用いて（図示せず）構造化される。構造化された第２の導電層１２および構造化された第２のＳｉ３Ｎ４層１３は、ストリップ状の横断面を有しており、この横断面は活性領域６の長手方向広がりに対して横向きに延びており、活性領域６の長手方向広がりに対して平行に４０ｎｍの幅を有している。第２の導電層１２の構造化の際に、導電性スペーサ８の露出領域が同様に除去される。当該構造化はＳｉＦ４およびＨ２を用いた異方性エッチングにより実施される。
【００３６】
第３のシリコン窒化物層のデポジットおよび該第３のシリコン酸化物層のエッチバックにより、導電性スペーサ８の除去の際に構造化された第２の導電層１２の外側に生ずる、活性領域６とアイソレーション構造１０との間の中間空間に、アイソレーション充填材１４が充填される（図７参照）。
【００３７】
構造化された第２の導電層１２および構造化された第２のシリコン窒化物層１３の側壁には、第３のシリコン窒化物層のデポジットおよび該第３のシリコン窒化物層の異方性エッチバックにより、シリコン窒化物スペーサ１５が形成される（図５及び図８参照）。Ａｓを５０ｋｅＶのエネルギー及び２×１０１５ｃｍ−２のドーズ量にてインプランテーションすることにより、構造化された第２の導電層１２に対しセルフアライメントされて、ソース／ドレイン領域１６が形成される（図７及び図８参照）。この場合、主表面１の下方のソース／ドレイン領域１６の深さは、導電性スペーサ８が延在している深さよりも小さい。
【００３８】
導電性スペーサ８は構造化された第２の導電層１２を介して相互に接続されている。導電性スペーサ８およびこれを接続する第２の構造化された導電層１２の部分が、ゲート電極として作用する。導電性スペーサ８はソース／ドレイン領域１６より深く半導体基板１に延びているので、ゲート電極を相応して制御する際、該ソース／ドレイン領域１６の深さ全体にわたって、ソース／ドレイン領域１６の間に導電反転チャネルが形成される。したがって、ソース／ドレイン領域１６の間の活性領域６の範囲は、深さ全体にわたってチャネル領域として作用する。
【００３９】
当該トランジスタの製造のために、公知の方法（詳述せず）により多層メタライゼーションが行われる。
【００４０】
実施例ではｎチャネルトランジスタについて説明したが、本発明は同様にｐチャネルトランジスタとして実施可能である。さらに、導電層は別の導電性材料、有利には金属珪化物又は金属から構成できる。また、ゲート絶縁体７は活性領域の主表面１の領域に設けることも可能であり、したがって、主表面に沿って導電反転チャネルが形成できる。この場合、活性領域６と第２の導電層１２との間において、第１のシリコン酸化物層および第１のシリコン窒化物層は必要としない。技術的に必要であれば、ソース／ドレイン領域１６がＬＤＤプロファイルを用いて形成できる。
【図面の簡単な説明】
【図１】 第１のシリコン酸化物層および第２のシリコン酸化物層および活性領域を決定するマスクの形成のための半導体基板の断面略図を示す。
【図２】 図１を上から見た平面略図である。
【図３】 半導体基板の活性領域の構造化のため、ゲート絶縁体の形成および活性領域の側壁における導電性スペーサの形成のための半導体基板の断面略図を示す。
【図４】 半導体基板の別のエッチングによる半導体基板の断面略図を示す
【図５】 アイソレーション構造の形成のため、ゲート電極の形成、ソース領域とドレイン領域との間の中間空間の充填、アイソレーション材料を用いたアイソレーション構造の形成のための半導体基板を上から見た平面略図である。
【図６】 図５の一点鎖線VI−VIに沿った断面図である。
【図７】 図５の一点鎖線VII−VIIに沿った断面図である。
【図８】 図５の一点鎖線VIII−VIIIに沿った断面図である。
本発明は、半導体基板の主表面に、活性領域を側方に決定する第１及び第２のトレンチが形成され、前記活性領域は、それぞれ前記半導体基板の主表面に接するソース領域、チャネル領域およびドレイン領域を有しており、ゲート電極の形成のために、第１の導電層がデポジットされ、該第１の導電層から、異方性エッチングにより導電性スペーサが、前記活性領域の２つの互いに対向する側に形成される電界効果制御型トランジスタの製造方法に関する。
【０００２】
プレーナＭＯＳトランジスタ及び接合トランジスタは約５０ｎｍのチャネル長で作動限界に達する。５０ｎｍ未満のゲート長領域に対して種々のトランジスタ構造が提案されている（例えば、H.Wong 他、IEDM 97、第４２７頁以降参照）。この場合、ＭＯＳトランジスタが２つのゲート電極を有しており、該ゲート電極は、チャネル領域の互いに対向する側に配置されており、よってチャネル領域の２つの表面に沿って電流を制御することを提案している。これは、ソース領域、チャネル領域およびドレイン領域が、シリコンウエハの主表面に対して垂直方向に配置されており、主表面より突出したスタックを形成する縦型構造も、ソース領域、チャネル領域およびドレイン領域が、シリコンウエハの主表面に対して平行に配置されている平坦型構造も可能である。
【０００３】
H.Wong 他、IEDM 97、第４２７頁以降において、プレーナＭＯＳトランジスタをＳＯＩ基板上で実現することが提案されており、ここではチャネル領域の上方のゲート電極とチャネル領域の下方のゲート電極とが設けられている。トランジスタの製造のために、シリコン基板上に厚いシリコン酸化物層、第１のシリコン窒化物層、第１の薄いシリコン酸化物層、アモルファスシリコンから成るスペーサ層、第２の薄いシリコン酸化物層および第２のシリコン窒化物層を設けて、ソースおよびドレイン領域の厚いシリコン酸化物層の表面が露出されるように構造化することが提案されている。また、ソース／ドレイン領域の一方において、厚いシリコン酸化物層に窓がシリコン基板の表面まで開けられる。アモルファスシリコンから成るスペーサ層は、ゲートスタックの領域で除去される。次に、選択的エピタキシーにより、シリコン基板の露出した表面から、ソース／ドレイン領域およびチャネル領域の範囲において単結晶シリコンを成長させる。構造化された第１のシリコン窒化物層および第２のシリコン窒化物層を除去し、ドーピングされた多結晶シリコンをデポジットすることにより、選択的エピタキシーにて成長したチャネル領域の上方および下方に２つのゲート電極が形成される。この方法は、半導体プロセス技術の標準的ステップとコンパチブルでない。
【０００４】
D.Hisamoto他、IEDM 89 第８３３〜８３６頁に、ソース領域、チャネル領域およびドレイン領域をシリコンウェブに有しているプレーナＭＯＳトランジスタが提案されており、該シリコンウェブはフィールド酸化物領域により、その下に配置されているシリコン基板に対して絶縁分離されている。ゲート電極はチャネル領域の範囲内でシリコンウェブとオーバーラップしており、したがって、シリコンウェブの双方の側壁に沿ってチャネル電流を制御する。電流方向はシリコン基板の主表面に対して平行に流れる。当該トランジスタを製造するために、シリコン基板の表面に、シリコン窒化物層で覆われており、その側壁にシリコン窒化物スペーサが設けられているシリコンウェブを構造化することが提案されている。さらにシリコン基板の表面が、シリコン窒化物スペーサの下にアンダーエッチングされる。フィールド酸化物領域は、シリコン基板の表面の局部的な酸化（local oxidation）により形成される。その際、酸化は、ウェブの両側に形成されるフィールド酸化物領域が、生ずるバーズビークによってウェブの下方に達するまで続けられる。この製造プロセスも、半導体プロセス技術の標準的ステップとコンパチブルでない。
【０００５】
本発明の課題は、５０ｎｍ未満のゲート長の場合にも機能し、半導体プロセス技術の標準ステップを用いて製造可能である電界効果制御型トランジスタを提供することである。さらに、該トランジスタの製造方法が提案される。
【０００６】
上記課題は、（ア）第１導電型の半導体基板の主表面に、第１及び第２のトレンチを形成することにより活性領域を決定する工程と、
（イ）前記活性領域の側壁にゲート絶縁体を形成した後、前記活性領域に第１の導電層をデポジットし、異方性エッチングにより前記第１の導電層からなる導電性スペーサを、前記活性領域の２つの互いに対向する側に前記ゲート絶縁体を介して形成する工程と、
（ウ）前記第１及び第２のトレンチが形成された前記半導体基板の主表面をエッチングしてアイソレーショントレンチを形成した後、絶縁体をデポジットすることにより前記アイソレーショントレンチを前記絶縁体で充填し、前記活性領域及び前記導電性スペーサを囲むアイソレーション構造を形成する工程と、
（エ）前記アイソレーション構造を形成後に前記活性領域に前記第１導電型の不純物イオンを注入することにより、前記活性領域に前記半導体基板の主表面に接するチャネル領域を形成する工程と、
（オ）前記アイソレーション構造を形成後、第２の導電層を全面的にデポジットし、マスクを用いて異方性エッチングを行うことにより、前記第２の導電層が前記導電性スペーサと接続し、前記活性領域の長手方向に直交する方向に延在するように、構造化してゲート電極を形成するとともに、前記アイソレーション構造と前記活性領域との間に露出する前記第２の導電層を除去する工程と、
（カ）前記第２の導電層が除去されてできた前記アイソレーション構造と前記活性領域との間の中間空間に絶縁体を充填する工程と、
（キ）前記ゲート電極の側壁に絶縁体からなるスペーサを形成した後、前記絶縁体からなるスペーサをマスクとして前記第１導電型とは反対の第２導電型の不純物イオンを注入することにより、前記ゲート電極及び前記アイソレーション構造に対しセルフアライメントされて、前記半導体基板の主表面に接するソース／ドレイン領域を前記活性領域に形成する工程と
を備えた電界効果制御型トランジスタの製造方法により解決される。
【０００７】
電界効果制御型トランジスタが半導体基板にて実現される。半導体基板に、それぞれ該半導体基板の主表面に接するソース領域、チャネル領域およびドレイン領域を有する活性領域が設けられており、したがって、ソース領域とドレイン領域との間で電流が半導体基板の主表面に対して平行に流れる。半導体基板の主表面に少なくとも１つのトレンチが設けられており、トレンチはチャネル領域と接しており、トレンチにゲート電極の一部が配置されている。トランジスタにおいて、ゲート電極の一部が半導体基板の深さに達する。したがって、ゲート電極を介して、サブストレートの主表面を切断するチャネル領域の側壁でサブストレートの主表面に対して平行に流れる電流を制御できる。よって、有効チャネル幅は、半導体基板の主表面におけるチャネル領域の幅に依存しない。
【０００８】
トランジスタはＭＯＳトランジスタとしても接合トランジスタとしても実現できる。ＭＯＳトランジスタの場合、少なくともトレンチの領域内で、チャネル領域の表面にゲート絶縁体が設けられている。
【０００９】
標準的シリコンプロセス技術において集積化を考慮して、少なくとも主表面の領域に単結晶シリコンを有する半導体基板を用いると有利である。半導体基板として有利には、単結晶シリコンウエハ、ＳＯＩ基板の単結晶シリコン層、ＳｉＧｅサブストレート又はＳｉＣサブストレートが適している。
【００１０】
有利には、チャネル領域の互いに対向する側壁に、それぞれゲート電極の部分が配置されており、したがって、トランジスタは有効に２つの互いに対向するゲート電極部分を有している。これらの部分はそれぞれ第１のトレンチ及び第２のトレンチに配置されている。２つのゲート電極部分を設けることにより、チャネル領域の互いに対向する側壁にて反転チャネルが制御される。この構成により、ドレイン電圧のチャネル領域に対するパンチスルー（Durchgriff）が低減され、したがって、文献から公知の制限的な”Drain Induced Barrier Lowering”は実際に作用しない。さらに、２つのゲート電極部分を設けることにより、サブストレート電圧がチャネル領域に与える好ましくない影響が低減される。
【００１１】
有利には、ソース領域およびドレイン領域の広がりが、半導体基板の主表面に対して垂直に、１つの又は複数のトレンチの深さと比して小さいか又は同じである。この構成により、それにわたって導電反転チャネルが形成される面は拡大される、したがって、平坦型装置に比して電流利得（Stromergiebigkeit）が増大する。さらにこのことにより、トランジスタの制御に重要であるトランジスタの相互コンダクタンスが増大する。
【００１２】
有利には、ゲート電極の寸法は主表面に対して平行にチャネル領域の寸法に制限される、よって、ドレイン・ゲートオーバーラップ容量が最小化される。このことにより、寄生容量が最小化され、トランジスタの相互コンダクタンスが高められる。これは、高速のスイッチング特性および良好な高周波特性のためにＧＨｚ領域では有利である。
【００１３】
集積回路の中のトランジスタのアイソレーションのために、活性領域および１つ又は複数のトレンチを囲むアイソレーション構造を設けることは有利である。
【００１４】
トランジスタの製造のために、半導体基板の主表面に、活性領域を側方に決定するトレンチが形成される。続いて、部分的にトレンチに配置されているゲート電極が形成される。
【００１５】
ＭＯＳトランジスタとしてトランジスタを製造するために、チャネル領域の表面にゲート絶縁体が形成される。
【００１６】
ゲート電極をセルフアライメントで形成するために、第１の導電層がデポジットされ、該第１の導電層から、異方性エッチングにより導電性スペーサが、活性領域の側壁に形成される。引続いて、活性領域及び導電性スペーサを囲むアイソレーション構造が形成される。この場合、半導体基板の主表面に対して平行な導電性スペーサの表面は露出される。導電性スペーサの露出表面を介して該導電性スペーサと接続されている第２の導電層がデポジットされる。第２の導電層及び導電性スペーサの構造化によって、ゲート電極が形成される。導電層の材料として有利には、ドーピングされた多結晶又はアモルファスシリコン、金属珪化物及び／又は金属が適している。有利には、ゲート電極の製造のための構造化はマスクエッチングにより実施される。その際用いられるマスクはゲート長を決定する。この場合、微細構造化ステップ、例えば電子ビームリソグラフィを用いたり、インプリント方法にて、又はスペーサ技術を利用することにより、５０ｎｍ以下、有利には１０〜５０ｎｍのゲート長が実現できる。
【００１７】
有利にはソース／ドレイン領域の製造が、インプランテーションにより、ゲート電極に対してセルフアライメントで行われる。
【００１８】
有利にはトレンチは、アイソレーション構造およびゲート電極の断面に相応する断面を有している。この場合、アイソレーション構造は例えば、トレンチを完全に充填するアイソレーション層をデポジットすること及び化学的機械研磨により形成される。
【００１９】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００２０】
図１は、第１のシリコン酸化物層および第２のシリコン酸化物層および活性領域を決定するマスクの形成のための半導体基板の断面略図を示す。
【００２１】
図２は、図１を上から見た平面略図である。
【００２２】
図３は、半導体基板の活性領域の構造化のため、ゲート絶縁体の形成および活性領域の側壁における導電性スペーサの形成のための半導体基板の断面略図を示す。
【００２３】
図４は、半導体基板の別のエッチングによる半導体基板の断面略図を示す。
【００２４】
図５は、アイソレーション構造の形成のため、ゲート電極の形成、ソース領域とドレイン領域との間の中間空間の充填、アイソレーション材料を用いたアイソレーション構造の形成のための半導体基板を上から見た平面略図である。
【００２５】
図６は、図５の一点鎖線VI−VIに沿った断面図である。
【００２６】
図７は、図５の一点鎖線VII−VIIに沿った断面図である。
【００２７】
図８は、図５の一点鎖線VIII−VIIIに沿った断面図である。
【００２８】
ドーピング材濃度が１０１５ｃｍ−３のｐドーピングされた単結晶シリコンから成る半導体基板２の主表面１の上に、熱酸化により第１のシリコン酸化物層３が被着される。第１のシリコン酸化物層３の厚さは５ｎｍである。第１のシリコン酸化物層３の上に、２０ｎｍの厚さを有する第１のシリコン窒化物層４がデポジットされる。第１のシリコン窒化物層４の表面上に、トレンチに囲まれた活性領域を決定するマスク５が形成される（図１及び図２参照）。マスク５は主表面１に対して平行に実質的に方形の横断面を有しており、その寸法は４０ｎｍ×５００ｎｍである。
【００２９】
異方性エッチングにより、第１のシリコン窒化物層４、第１のシリコン酸化物層３および半導体基板２がエッチングされ、その際、半導体基板２にトレンチに囲まれている活性領域６が形成される（図３参照）。エッチングガスとしてＣＦ４およびＨ２が用いられる。このエッチングは主表面１の下方に５００ｎｍの深さまで行われる。
【００３０】
熱酸化により、活性領域６の側壁に３ｎｍの層厚のＳｉＯ２から成るゲート絶縁体７が形成される。
【００３１】
ドーピングされた多結晶シリコンから成る第１の導電層のデポジットおよび該第１の導電層のエッチバックにより、活性領域６の側壁にドーピングされた多結晶シリコンから成る導電性スペーサ８が形成される（図３参照）。導電性スペーサ８は活性領域６をリング状に囲んでいる。
【００３２】
ＳｉＦ４およびＨ２を用いた別の異方性エッチングプロセスにおいて、ゲート絶縁体７の露出部分が除去される。続いてＣＦ４を用いた異方性エッチングにより、半導体基板２がエッチングされる。したがって、活性領域６および導電性スペーサ８の側方に、主表面１を基準として１μｍの深さを有するアイソレーショントレンチ９が生ずる（図４参照）。
【００３３】
アイソレーショントレンチは第２のＳｉＯ２層をデポジットすることにより充填される。第１のシリコン窒化物層４がエッチストップとして作用する引続いての化学的機械研磨によって、第２のシリコン酸化物層から、アイソレーショントレンチ９を充填するアイソレーション構造１０が形成される（図６参照）。
【００３４】
硼素をインプランテーションすることにより、活性領域６に、５×１０１７ｃｍ−３のドーピング材濃度のチャネルドーピング部１１が形成される。
【００３５】
全く平面的に第２の導電層１２および第２のシリコン窒化物層１３がデポジットされ、マスクを用いて（図示せず）構造化される。構造化された第２の導電層１２および構造化された第２のＳｉ３Ｎ４層１３は、ストリップ状の横断面を有しており、この横断面は活性領域６の長手方向広がりに対して横向きに延びており、活性領域６の長手方向広がりに対して平行に４０ｎｍの幅を有している。第２の導電層１２の構造化の際に、導電性スペーサ８の露出領域が同様に除去される。当該構造化はＳｉＦ４およびＨ２を用いた異方性エッチングにより実施される。
【００３６】
第３のシリコン窒化物層のデポジットおよび該第３のシリコン酸化物層のエッチバックにより、導電性スペーサ８の除去の際に構造化された第２の導電層１２の外側に生ずる、活性領域６とアイソレーション構造１０との間の中間空間に、アイソレーション充填材１４が充填される（図７参照）。
【００３７】
構造化された第２の導電層１２および構造化された第２のシリコン窒化物層１３の側壁には、第３のシリコン窒化物層のデポジットおよび該第３のシリコン窒化物層の異方性エッチバックにより、シリコン窒化物スペーサ１５が形成される（図５及び図８参照）。Ａｓを５０ｋｅＶのエネルギー及び２×１０１５ｃｍ−２のドーズ量にてインプランテーションすることにより、構造化された第２の導電層１２に対しセルフアライメントされて、ソース／ドレイン領域１６が形成される（図７及び図８参照）。この場合、主表面１の下方のソース／ドレイン領域１６の深さは、導電性スペーサ８が延在している深さよりも小さい。
【００３８】
導電性スペーサ８は構造化された第２の導電層１２を介して相互に接続されている。導電性スペーサ８およびこれを接続する第２の構造化された導電層１２の部分が、ゲート電極として作用する。導電性スペーサ８はソース／ドレイン領域１６より深く半導体基板１に延びているので、ゲート電極を相応して制御する際、該ソース／ドレイン領域１６の深さ全体にわたって、ソース／ドレイン領域１６の間に導電反転チャネルが形成される。したがって、ソース／ドレイン領域１６の間の活性領域６の範囲は、深さ全体にわたってチャネル領域として作用する。
【００３９】
当該トランジスタの製造のために、公知の方法（詳述せず）により多層メタライゼーションが行われる。
【００４０】
実施例ではｎチャネルトランジスタについて説明したが、本発明は同様にｐチャネルトランジスタとして実施可能である。さらに、導電層は別の導電性材料、有利には金属珪化物又は金属から構成できる。また、ゲート絶縁体７は活性領域の主表面１の領域に設けることも可能であり、したがって、主表面に沿って導電反転チャネルが形成できる。この場合、活性領域６と第２の導電層１２との間において、第１のシリコン酸化物層および第１のシリコン窒化物層は必要としない。技術的に必要であれば、ソース／ドレイン領域１６がＬＤＤプロファイルを用いて形成できる。
【図面の簡単な説明】
【図１】 第１のシリコン酸化物層および第２のシリコン酸化物層および活性領域を決定するマスクの形成のための半導体基板の断面略図を示す。
【図２】 図１を上から見た平面略図である。
【図３】 半導体基板の活性領域の構造化のため、ゲート絶縁体の形成および活性領域の側壁における導電性スペーサの形成のための半導体基板の断面略図を示す。
【図４】 半導体基板の別のエッチングによる半導体基板の断面略図を示す
【図５】 アイソレーション構造の形成のため、ゲート電極の形成、ソース領域とドレイン領域との間の中間空間の充填、アイソレーション材料を用いたアイソレーション構造の形成のための半導体基板を上から見た平面略図である。
【図６】 図５の一点鎖線VI−VIに沿った断面図である。
【図７】 図５の一点鎖線VII−VIIに沿った断面図である。
【図８】 図５の一点鎖線VIII−VIIIに沿った断面図である。
Claims (1)
- 下記の工程（ア）〜（キ）を備えたことを特徴とする電界効果制御型トランジスタの製造方法。
（ア）第１導電型の半導体基板の主表面に、第１及び第２のトレンチを形成することにより活性領域を決定する工程。
（イ）前記活性領域の側壁にゲート絶縁体を形成した後、前記活性領域に第１の導電層をデポジットし、異方性エッチングにより前記第１の導電層からなる導電性スペーサを、前記活性領域の２つの互いに対向する側に前記ゲート絶縁体を介して形成する工程。
（ウ）前記第１及び第２のトレンチが形成された前記半導体基板の主表面をエッチングしてアイソレーショントレンチを形成した後、絶縁体をデポジットすることにより前記アイソレーショントレンチを前記絶縁体で充填し、前記活性領域及び前記導電性スペーサを囲むアイソレーション構造を形成する工程。
（エ）前記アイソレーション構造を形成後に前記活性領域に前記第１導電型の不純物イオンを注入することにより、前記活性領域に前記半導体基板の主表面に接するチャネル領域を形成する工程。
（オ）前記アイソレーション構造を形成後、第２の導電層を全面的にデポジットし、マスクを用いて異方性エッチングを行うことにより、前記第２の導電層が前記導電性スペーサと接続し、前記活性領域の長手方向に直交する方向に延在するように、構造化してゲート電極を形成するとともに、前記アイソレーション構造と前記活性領域との間に露出する前記第２の導電層を除去する工程。
（カ）前記第２の導電層が除去されてできた前記アイソレーション構造と前記活性領域との間の中間空間に絶縁体を充填する工程。
（キ）前記ゲート電極の側壁に絶縁体からなるスペーサを形成した後、前記絶縁体からなるスペーサをマスクとして前記第１導電型とは反対の第２導電型の不純物イオンを注入することにより、前記ゲート電極及び前記アイソレーション構造に対しセルフアライメントされて、前記半導体基板の主表面に接するソース／ドレイン領域を前記活性領域に形成する工程。
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