DE10131276B4 - Feldeffekttransistor und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Feldeffekttransistor mit isoliertem Gate mit:
a) zumindest einer auf einem Halbleitersubstrat (1) angeordneten stegförmigen Erhebung (2), die eine obere Oberfläche (2a) und seitliche Oberflächen (2b) aufweist,
b) einer ersten Gateoxidschicht (4), die auf der oberen Oberfläche (2a) der stegförmigen Erhebung (2) angeordnet ist,
c) einer ersten Gateelektrode (5), die auf der ersten Gateoxidschicht (4) angeordnet ist, wobei die erste Gateelektrode eine obere Oberfläche und seitliche Oberflächen aufweist,
d) einer zweiten Gateoxidschicht (6), die zumindest auf einem Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) und der ersten Gateelektrode (4) angeordnet ist,
e) einer zweiten Gateelektrode (7), die auf der zweiten Gateoxidschicht (6) und der oberen Oberfläche der ersten Gateelektrode (5) angeordnet ist, und
f) Source- und Draingebiete, die auf der stegförmigen Erhebung (2) angeordnet sind.

Description

  • Die vorliegende Erfindung betrifft einen Feldeffekttransistor und ein Verfahren zu seiner Herstellung.
  • Die charakteristischen Parameter von herkömmlichen Feldeffekttransistoren, insbesondere von planaren MIS-Feldeffekttransistoren (MISFET), verschlechtern sich zunehmend mit fortgesetzter Strukturverkleinerung (Skalierung) und Erhöhung der Packungsdichte von integrierten Schaltungen. So sinkt beispielsweise mit verkürzter Kanallänge des Transistors die Einsatzspannung VT des Transistors. Gleichzeitig erhöhen sich mit verkürzter Kanallänge die Feldstärke im Kanalgebiet und der Sperrstrom IOFF (SCE: short channel effect; roll-off). Weiterhin verändert sich mit verminderter Kanalweite der Flußstrom ION in nichtlinearer Weise. Zusätzlich werden am Übergang des Kanals zur Isolation die Geometrie und Dotierung des Feldeffekttransistors modifiziert. Allgemein gewinnen die Kanalgrenzen bei Skalierung gegenüber dem zentralen Kanalbereich an relativer Bedeutung (NCE: narrow channel effect, INCE: inverse narrow channel effect).
  • Um trotz der genannten Schwierigkeiten eine Verbesserung/Aufrechterhaltung der Performance von Feldeffekttransistoren bei fortschreitender Strukturverkleinerung (Skalierung) gewährleisten zu können, werden eine Reihe von Maßnahmen vorgeschlagen bzw. durchgeführt. So erfolgt beispielsweise mit der MISFET-Skalierung zugleich eine angepaßte Skalierung der internen Betriebsspannungspegel. Weiterhin erfolgt in der Regel eine Optimierung der Dotierungsprofile der Wannen- und Kanalgebiete sowie der Source- und Draingebiete. Gleichzeitig wird üblicherweise eine Skalierung des Gateisolators bezüglich Dicke und Material durchgeführt.
  • Weitere Verbesserungen ergeben sich durch die Verwendung von salicierten Source- und Drain-Gebieten (S/D) sowie salicierten Gate-Elektroden. Durch eine Minimierung der parasitären Widerstände bzw. Kapazitäten der Anschlußmetallisierung, beispielsweise durch die Verwendung einer Kupferverdrahtung, und der Zwischenisolatoren, beispielsweise durch die Verwendung von sogenannten „low-k" Materialien, kann eine weitere Verbesserung erzielt werden. Im Fall von DRAM-Speicherzellen kann auch eine Anpassung der Ausleselogik an die sich mit jedem „Shrink" verkleinernden "ON"-Ströme der jeweiligen Arraytransistoren (z.B. Reduktion der Widerstände der Gatebahnen) vorgenommen werden.
  • Eine weitere Möglichkeit, die Performance von Feldeffekttransistoren aufrechtzuerhalten bzw. zu verbessern, besteht in der Verwendung modifizierte Transistoranordnungen, die beispielsweise erhöhte Source/Drainbereiche („elevated S/D") aufweisen oder die auf einer sogenannten „silicon on insulator" Technologie (SOI) basieren oder die im Kanalgebiet ein Material mit einer höheren Trägerbeweglichkeit, z.B. SiGe, aufweisen. Zusätzliche Möglichkeiten, die sich bei Senkung der Betriebstemperatur ergeben, sind hier nicht dargestellt.
  • Die Einführung der Trench-Feldisolation (STI: shallow trench isolation) anstelle konventioneller LOCOS-Feldisolation trägt ebenfalls zur Verbesserung der Situation bei. Wird eine Trench-Feldisolation (STI: shallow trench isolation) anstelle einer konventionellen LOCOS-Feldisolation eingesetzt, so müssen in der Regel zusätzliche Maßnahmen zur Minimierung des sogenannten „inverse narrow channel effect" (INCE) ergriffen werden. So wird beispielsweise eine positiven Stufenhöhe der STI-Oberkante über der Halbleiteroberfläche eingestellt, um ein sogenanntes „wrap- around Gate" zu vermeiden. Weiterhin kann eine lokale Aufdotierung des Transistorkanals am Übergang zur Feldisolation, der sogenannten „corner region, zusätzlich zur normalen Kanaldotierung vorgesehen sein.
  • Durch eine Oxidation der STI-Flanken während der STI-Prozessierung kann eine sogenannte „birdsbeak Geometrie" und Kantenverrundung der aktiven Gebiete am Übergang zur Trenchisolation erzeugt werden. Im Prozeßablauf spricht man dabei von „corner rounding", „mini LOCOS" bzw. „post CMP oxidation". Auch diese Maßnahmen dienen dazu, dem „inverse narrow channel effect" (INCE) entgegenzuwirken. Eine Verstärkung dieser Wirkung kann dabei durch ein vorheriges laterales Rückätzen des Padoxids erreicht werden. Eine Kantenverrundung der aktiven Gebiete kann auch mittels thermischer Oberflächentransformation erzeugt werden. Weiterhin kann ein Nitrid-Spacer Schutzring („guardring") vorgesehen sein. Zur Vermeidung einer Gateüberlappung über die corner-Region kann ein selbstjustierter Abschluß der Gatekante vor der Feldisolationsgrenze vorgesehen sein. Dies kann beispielsweise durch eine gemeinsame Strukturierung von Poly-Gate und aktivem Gebiet bei der STI-Strukturierung erfolgen.
  • Trotz all dieser Maßnahmen wird es jedoch immer schwieriger, ab etwa 100nm Strukturgröße eine ausreichenden Flußströme ION zu gewährleisten, ohne daß die Gefahr des Tunnelns oder der Degradation der Gateoxid-Stabilität des MISFET besteht. Daher wurden eine Reihe von alternativen Transistoranordnungen vorgeschlagen.
  • Das Dokument US 4,979,014 offenbart eine MOS-Transistor, der eine stegförmige Erhöhung auf einem Halbleitersubstrat aufweist. Der Kanal dieses Transistors ist entlang der stegförmigen Erhöhung angeordnet und weist neben dem Kanalbereich an der Oberseite der stegförmigen Erhöhung noch zwei weitere Kanalbereiche an den Seitenwänden der stegförmigen Erhöhung auf. Der transistor gemäß Dokument US 4,979,014 zeigt einen ausgeprägten "Ecken-Effekt" ("corner effect"), der dazu verwendet wird, eine große Verarmungszone zu erzeugen.
  • Das Dokument Huang et al. „Sub 50-nm FinFET: PMOS" IEDM 1999 offenbart einen „FinFET" genannten Transistor, der eine Doppel-Gate Struktur an den Seitenwänden der stegförmigen Erhöhung („Fin") aufweist. Der FinFET vermeidet den INCE mittels einer dickeren Isolatorschicht auf der schmalen Fin-Deckfläche.
    •
  • Leider besitzen all die genannten Maßnahme entweder nur eingeschränkte Wirksamkeit oder sie erfordern einen großen prozeßtechnischen Aufwand. Es ist daher die Aufgabe der vorliegenden Erfindung, einen Feldeffekttransistor bereitzustellen, der einen ausreichenden Flußstrom ION zur Verfügung stellt und der mit einem geringem Aufwand, kompatibel zum bisherigen, konventionellen Integrationsprozeß für planare MOSFETs hergestellt werden kann.
  • Diese Aufgabe wird von dem Feldeffekttransistor gemäß dem unabhängigen Patentanspruch 1 bzw. von dem Feldeffekttransistor gemäß dem unabhängigen Patentanspruch 4 sowie von dem Verfahren zur Herstellung eines Feldeffekttransistors gemäß dem unabhängigen Patentanspruch 12 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Feldeffekttransistor bereitgestellt, der die folgenden Merkmale umfaßt:
    • a) zumindest eine auf einem Halbleitersubstrat angeordnete stegförmige Erhebung, die eine obere Oberfläche und seitliche Oberflächen aufweist,
    • b) eine erste Gateoxidschicht, die auf der oberen Oberfläche der stegförmigen Erhebung angeordnet ist, c) eine erste Gateelektrode, die auf der ersten Gateoxidschicht angeordnet ist, wobei die erste Gateelektrode eine obere Oberfläche und seitliche Oberflächen aufweist,
    • d) eine zweite Gateoxidschicht, die zumindest auf einem Teil der seitlichen Oberflächen der stegförmigen Erhebung und der ersten Gateelektrode angeordnet ist,
    • e) eine zweite Gateelektrode, die auf der zweiten Gateoxidschicht und der oberen Oberfläche der ersten Gateelektrode angeordnet ist, und
    • f) Source- und Draingebiete, die auf der Erhebung angeordnet sind.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Feldeffekttransistor bereitgestellt, der die folgenden Merkmale umfaßt:
    • a) zumindest eine auf einem Halbleitersubstrat angeordnete stegförmige Erhebung, die eine obere Oberfläche und seitliche Oberflächen aufweist,
    • b) eine erste Gateoxidschicht, die zumindest auf einem Teil der seitlichen Oberflächen der stegförmigen Erhebung angeordnet ist,
    • c) eine erste Gateelektrode, die auf der ersten Gateoxidschicht angeordnet ist, wobei die erste Gateelektrodenschicht eine obere Oberfläche und seitliche Oberflächen aufweist,
    • d) eine zweite Gateoxidschicht, die auf der oberen Oberfläche der stegförmigen Erhebung und der oberen Oberfläche der ersten Gateelektrode angeordnet ist, e) eine zweite Gateelektrode, die auf der zweiten Gateoxidschicht und den seitlichen Oberflächen der ersten Gateelektrode angeordnet ist, und
    • f) Source- und Draingebiete, die auf der Erhebung angeordnet sind.
  • Weiterhin wird erfindungsgemäß ein Verfahren zur Herstellung eines Feldeffekttransistors bereitgestellt, das die folgenden Schritte umfaßt:
    • a) ein Halbleitersubstrat mit einer darauf aufgebrachten ersten Gateoxidschicht und einer auf die Gateoxidschicht aufgebrachten ersten Gateelektrodenschicht wird bereitgestellt,
    • b) zumindest eine stegförmige Erhebung mit einer oberen Oberfläche und seitlichen Oberflächen wird erzeugt, wobei die erste Gateoxidschicht und die erste Gateelektrodenschicht auf der oberen Oberfläche angeordnet sind,
    • c) zumindest auf einem Teil der seitlichen Oberflächen der stegförmigen Erhebung und der ersten Gateelektrodenschicht wird eine zweite Gateoxidschicht erzeugt,
    • d) eine zweite Gatelektrodenschicht wird aufgebracht, so daß die zweite Gatelektrodenschicht auf der zweiten Gateoxidschicht und der oberen Oberfläche der ersten Gateelektrodenschicht angeordnet ist, und
    • e) die erste und die zweite Gatelektrodenschicht werden zu ersten und zweiten Gatelektroden strukturiert und Source- und Draingebiete werden erzeugt.
  • Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. Bei dem erfindungsgemäßen Feldeffekttransistor wird das planare Kanalgebiet an der oberen Oberfläche der Erhebung durch zusätzliche vertikale Kanalgebiete an den Seitenflächen der Erhebung in der Weite ausgedehnt. Diese zusätzlichen vertikalen Kanalgebiete schließen sich unmittelbar an das planare Kanalgebiet an (vertical extended channel regions). Weiterhin besitzt der erfindungsgemäße Feldeffekttransistor einen geringen Sperrstrom IOFF. Diese Vorteile werden erzielt, ohne daß Dicke des Gate-Isolators bis in den Bereich des Tunnels von Ladungsträgern oder einer verminderten Stabilität verringert werden muß.
  • Die zusätzlichen vertikalen Kanalgebiete werden dabei erfindungsgemäß durch Nutzung der vertikalen Halbleiteroberflächen gewonnen, die bevorzugt analog zur konventionellen planaren Transistoranordnung bei der STI-Strukturierung („shallow trench isolation") erzeugt werden können und die vertikalen STI Flanken bilden. Der Herstellungsprozeß des erfindungsgemäßen Transistors ist somit dem Prozeßablauf des konventionellen STI-isolierten, planaren Transistors so eng verwandt, daß herkömmliche, planare Transistoren sehr einfach auf demselben Chip mit erfindungsgemäßen Transistoren integriert und kombiniert werden können.
  • Zwischen dem planaren Kanalgebiet und den vertikalen Kanalgebieten existiert ein Übergangsgebiet in Form einer konvex gekrümmten, in Source/Drain-Richtung angeordnete Kante auf der stegförmigen Erhebung als Bestandteil des aktiven Kanals. Diese Kante führte bei bisher vorgeschlagenen Transistoranordnung immer zu einem ausgeprägten „Ecken-Effekt" („corner effect"), der die Einsatzspannung des Transistors negativ beeinflußte. Bei dem erfindungsgemäßen Feldeffekttransistors wird dieses Problem durch die spezielle Umschließungsanordnung, welche die erste und zweite Gateoxidschicht sowie die erste und zweite Gateelektrode aufweist, weitgehend vermieden.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die zweite Gateoxidschicht auf den seitlichen Oberflächen der ersten Gateelektrode dicker ausgebildet als auf den seitlichen Oberflächen der stegförmigen Erhebung. Weiterhin ist es bevorzugt, wenn an der zweiten Gateoxidschicht auf der Höhe der ersten Gatelektrode ein isolierender Spacer angeordnet ist. Dadurch läßt sich die elektrische Feldstärke an den Kanten weiter verringern.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors sind die Kanten der stegförmigen Erhebung zwischen der oberen Oberfläche und den seitlichen Oberflächen verrundet. Diese Verrundung kann bevorzugt mit Hilfe eines kurzen Hochtemperaturprozesses erzeugt werden. Dementsprechend kann der erfindungsgemäße Transistor mit einem deutlich reduziertem Temperaturbudget prozessiert werden. Dadurch ergeben sich Vorteile u.a. hinsichtlich Dotierprofile und Performance. Auch wird dadurch der Übergangsbereich zwischen dem planaren und vertikalen Kanalgebiet gering gehalten, und nahezu die gesamte Breite und Tiefe der geometrischen Kanalfläche kann selbst bei sehr stark skalierter Transistorgeometrie als aktiver Kanal genutzt werden.
  • Dabei ist es insbesondere bevorzugt, wenn der Krümmungsradius der Kanten in der Größenordnung der Schichtdicke der ersten oder zweiten Gateoxidschicht liegt.
  • Dementsprechend kann die Einsatzspannung des sogenannten "parasitic corner device" auf einen Wert gebracht werden, der größer als der Wert der Einsatzspannung des planaren Kanalbereichs ist. Die resultierende elektrische Feldstärke entlang der Oberfläche der Kantenkrümmung übersteigt somit nicht die im ebenen Teil des Kanals herrschenden elektrische Feldstärke.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors sind zwischen dem Sourcegebiet und den Gateelektroden sowie zwischen dem Draingebiet und den Gateelektroden Spacer angeordnet. Weiterhin ist es bevorzugt, wenn die erste Gateelektrode eine Polysiliziumschicht aufweist. Darüber hinaus ist es insbesondere bevorzugt, wenn die zweite Gateelektrode eine Polysilizium-Metall-Doppelschicht oder eine Polyzidschicht aufweist.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist der Teil der seitlichen Oberflächen der stegförmigen Erhebung, der von einer Gateoxidschicht bedeckt ist, von einer Grabenisolation begrenzt. Weiterhin ist es insbesondere bevorzugt, wenn die Dotierungsprofiltiefe der Source- und Draingebiete größer als die Ausdehnung des Teils der seitlichen Oberflächen der stegförmigen Erhebung ist, der von einer Gateoxidschicht bedeckt ist.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erfolgt die Erzeugung der stegförmige Erhebung mit der Strukturierung der Gräben für eine Grabenisolation. Dabei ist es insbesondere bevorzugt, wenn die Gräben für die Grabenisolation mit Oxid gefüllt werden und eine Rückätzung, bevorzugt nach einem CMP-Schritt, durchgeführt wird, so daß ein Teil der seitlichen Oberflächen der stegförmigen Erhebung freigelegt wird.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens wird zumindest ein thermischer Prozeß zur Verrundung der Kanten der stegförmigen Erhebung zwischen der oberen Oberfläche und den seitlichen Oberflächen durchgeführt. Weiterhin ist es insbesondere bevorzugt, wenn die Gateoxidschichten jeweils durch thermische Oxidation erzeugt werden.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens wird die zweite Gateoxidschicht mit selektiver Oxidation erzeugt, so daß die zweite Gateoxidschicht auf den seitlichen Oberflächen der ersten Gateelektrode dicker ausgebildet ist als auf den seitlichen Oberflächen der stegförmigen Erhebung. Weiterhin ist es bevorzugt, wenn nach der Erzeugung der ersten Gateelektrodenschicht ein isolierender Spacer erzeugt wird, so daß an der zweiten Gateoxidschicht auf der Höhe der ersten Gatelektrode ein isolierender Spacer angeordnet ist.
    •
  • Die Erfindung wird nachfolgend anhand von Figuren der Zeichnungen näher dargestellt. Es zeigen:
  • 1 und 2 eine erste Ausführungsform des erfindungsgemäßen Feldeffekttransistors,
  • 3a–3h eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors,
  • 4 eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors,
  • 5 eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors, und
  • 6 eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors.
  • Die 1 und 2 zeigen eine erste Ausführungsform des erfindungsgemäßen Feldeffekttransistors. Dabei zeigt die 1 die allgemeine Struktur dieser Ausführungsform des erfindungsgemäßen Feldeffekttransistors während 2 die Details dieser Ausführungsform des erfindungsgemäßen Feldeffekttransistors in einem Querschnitt darstellt. Wie aus 1 ersichtlich weist der erfindungsgemäße Feldeffekttransistor eine auf einem Halbleitersubstrat 1 angeordnete stegförmige Erhebung 2 auf, die eine obere Oberfläche 2a und zwei seitliche Oberflächen 2b besitzt. Die stegförmige Erhebung 2 stellt dabei das aktive Halbleitergebiet dar.
  • Das aktive Halbleitergebiet 2 mit vertikaler Verbindung zum Halbleitersubstrat 1 ist von benachbarten aktiven Gebieten (nicht dargestellt) durch STI-Feldisolationsgebiete 3 lateral isoliert. Die Oberfläche 2a, 2b des aktiven Gebiets ist in Source- und Draingebiete sowie in ein planares Kanalgebiet strukturiert. Die stegförmige Erhebung 2 überragt die STI-Oberfläche, wodurch die Seitenflächen 2b des aktiven Gebiets teilweise nicht durch die Isolation 3 bedeckt sind. Diese freiliegenden Seitenflächen sind, unmittelbar an die entsprechenden planaren Gebiete anschließend, gleichartig in Source-, Drain- und Kanalgebiete strukturiert. Der Höhenunterschied zwischen dem aktiven Halbleitergebiet und der STI-Oberfläche entspricht dabei der Weite der vertikalen Kanalgebiete. Die Dotierungsprofiltiefe der Source- und Draingebiete ist vorzugsweise größer als dieser Höhenunterschied.
  • Wie aus 2 ersichtlich weist der erfindungsgemäße Feldeffekttransistor eine erste Gateoxidschicht 4 auf, die auf der oberen Oberfläche 2a der stegförmigen Erhebung 2 angeordnet ist. Weiterhin ist eine erste Gateelektrode 5 vorgesehen, die auf der ersten Gateoxidschicht 4 angeordnet ist, wobei die erste Gateelektrode eine obere Oberfläche und zwei seitliche Oberflächen aufweist. Eine zweite Gateoxidschicht 6 ist auf den seitlichen Oberflächen 2b der stegförmigen Erhebung 2 und der ersten Gateelektrode 4 angeordnet. Auf dieser zweiten Gateoxidschicht 6 und auf der oberen Oberfläche der ersten Gateelektrode 5 ist weiterhin eine zweite Gateelektrode 7 angeordnet.
  • Die Reliefstruktur aus aktiver und abgesenkter STI-Oberfläche ist somit im Kanalbereich von einer doppelten Gateelektrode bedeckt. Dabei besteht die erste Gateelektrode 5 vorzugsweise aus hochdotiertem Polysilizium während die zweite Gateelektrode 7 vorzugsweise einen Polysilizium-Metall-Schichtstapel aufweist. Die beiden Gateelektroden 5, 7 sind dabei so angeordnet, daß die erste Gateelektrode 5 ausschließlich den planaren Teil des aktiven Gebiets bedeckt und etwa mit dessen Flanken abschließt, während die zweite Gateelektrode 7 die Vertikalflanken des aktiven Gebiets bedeckt und die erste Gateelektrode 5 umschließt. Dabei kontaktiert die zweite Gateelektrode 7 die erste Gateelektrode 7 auf deren planarer Oberfläche, während sie von deren seitlichen Flanken durch die zweite Gateoxidschicht 6 isoliert ist.
  • Bei der vorliegenden Ausführungsform des erfindungsgemäßen Feldeffekttransistors ist die Kante 8 des aktiven Gebiets verrundet. Der Krümmungsradius dieser Rundung liegt dabei in der Größenordnung der Gateoxiddicke. Weiterhin ist das Kanalgebiet source- und drainseitig von Spacern (nicht gezeigt) flankiert, welche die doppelte Gateelektrode 5, 7 lateral von den S/D-Kontaktflächen isolieren.
  • Die 3a–3h zeigen eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors. Nach einigen vorbereitenden Herstellungsschritten wird auf einem Halbleitersubstrat 1, insbesondere einem Siliziumsubstrat, eine erste Gateoxidschicht 4 sowie eine erste Gateelektrodenschicht 5 und Padnitridschicht 10 erzeugt. Dabei kann die Gateoxidation beispielsweise mit Hilfe einer thermischen Oxidation durchgeführt werden. Die Gateelektrodenschicht- und Padnitridabscheidung erfolgt beispielsweise mit Hilfe von CVD-Verfahren. Die sich daraus ergebende Situation ist in 3a gezeigt.
  • Anschließend erfolgt mittels einer Lackmaske 11 die Strukturierung dieses Schichtstapels gemeinsam mit der STI-Strukturierung. Diese gemeinsame Strukturierung erfolgt beispielsweise mit Hilfe einer chemisch-physikalischen Trockenätzung. Somit wird eine stegförmige Erhebung 2 mit einer oberen Oberfläche 2a und zwei seitlichen Oberflächen 2b erzeugt, wobei die erste Gateoxidschicht 4 und die erste Gateelektrodenschicht 5 auf der oberen Oberfläche 2a angeordnet sind. Die Kanten 8 zwischen der oberen Oberfläche 2a und den zwei seitlichen Oberflächen 2b sind in diesem Bearbeitungsstadium scharf, nahezu mit 90°C geschnitten. Die sich daraus ergebende Situation ist in 3b gezeigt.
  • Danach erfolgt die Entfernung der Lackmaske 11 sowie eine Reinigung und eine kurze thermische Oxidation zur Verbesserung der Qualität der senkrechten Seitenflächen, sowie Versiegelung der Flanken der ersten Gateelektrodenschicht 5. Dann wird das erzeugte Oberflächenrelief mit Oxid 3 verfüllt (3c), thermisch verdichtet und mittels eines CMP-Verfahrens (chemical mechanical polishing) bis auf eine Nitrid-Restdicke planarisiert (3d). Durch die thermischen Prozesse dieses Bearbeitungsabschnitts erfolgt eine geringe Aufweitung des erste Gateoxidschicht 4 an der Kante 8 sowie eine Abrundung der Kanten 8 zwischen der oberen Oberfläche 2a und den zwei seitlichen Oberflächen 2b der stegförmigen Erhebung 2.
  • Im Anschluß wird mittels anisotroper Ätzung über eine Blockmaske 12, die alle Bereiche für Transistoren ohne beabsichtigte vertikale Kanalerweiterung abdeckt, das STI-Oxid 3 bis in eine definierte Tiefe planar zurückgeätzt. Diese Ätzung hat eine gewisse Selektivität zu der Padnitridschicht 10, so daß die obere Oberflächen 2a der stegförmigen Erhebungen 2 noch sicher mit Siliziumnitrid 10 bedeckt bleiben. Die verbleibende STI-Fülltiefe ist so dimensioniert, daß eine spätere sichere Feldisolation garantiert ist. Die sich daraus ergebende Situation ist in 3e gezeigt.
  • Nach Entfernung der Blockmaske, Reinigung/Überätzung erfolgt die 2. Gateoxidation (3f). Auf den freiliegenden Flanken der stegförmigen Erhebung 2 und auf den freiliegenden Flanken der ersten Gateelektrodenschicht 5 wächst dabei die zweite Gateoxidschicht 6 auf. Dieser Oxidationsschritt weitet die erste Gateoxidschicht 4 an den Kanten 8 zusätzlich auf und vermindert die Krümmung der Substrat- und Poly-Kanten weiter. Anschließend erfolgt die Entfernung der auf den Oberflächen der ersten Gateelektrodenschicht verbliebenen Padnitrid-Restschicht 10 (3g) und, nach einer weiteren Reinigung, die Abscheidung der zweiten Gateelektrodenschicht 7 (3h).
  • Danach wird über eine Maske (nicht gezeigt) die erste und die zweite Gateelektrodenschicht gemeinsam mit Hilfe einer Ätzung, bevorzugt Plasmaätzung, strukturiert, wobei die Ätzung in der ersten Gateoxidschicht stoppt. Im Anschluß daran erfolgt die weitere Prozessierung incl. Herstellung der Source/Drain-Gebiete bis zur kompletten Schaltung entsprechend dem konventionellen Prozeßablauf.
  • 4 zeigt eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors. Wie aus 4 ersichtlich weist auch die weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors eine auf einem Halbleitersubstrat 1 angeordneten stegförmigen Erhebung 2 auf, die eine obere Oberfläche 2a und zwei seitliche Oberflächen 2b besitzt. Die stegförmige Erhebung 2 stellt dabei das aktive Halbleitergebiet dar.
  • Das aktive Halbleitergebiet mit vertikaler Verbindung zum Halbleitersubstrat ist wiederum von benachbarten aktiven Gebieten durch STI-Feldisolationsgebiet 3 lateral isoliert. Die Oberfläche des aktiven Gebiets ist in Source- und Drain- und planares Kanalgebiet strukturiert. Sie überragt die STI-Oberfläche, wodurch die Seitenflanken des aktiven Gebiets teilweise freiliegen. Diese freiliegenden Seitenflanken sind, unmittelbar an die entsprechenden planaren Gebiete anschließend, gleichartig in Source-, Drain- und Kanalgebiete strukturiert. Der Höhenunterschied zwischen aktiver und STI-Oberfläche entspricht der Weite der vertikalen Kanalgebiete. Die Dotierungsprofiltiefe der Source- und Draingebiete ist vorzugsweise größer als dieser Höhenunterschied.
  • Die Reliefstruktur aus aktiver und abgesenkter STI-Oberfläche ist somit im Kanalbereich von einer doppelten Gateelektrode 5, 7 bedeckt. Dabei besteht die erste Gateelektrode 5 vorzugsweise aus hochdotiertem Polysilizium während die zweite Gateelektrode 7 vorzugsweise einen Polysilizium-Metall-Schichtstapel aufweist. Die beiden Gateelektroden 5, 7 sind dabei so angeordnet, daß die erste Gateelektrode 5 ausschließlich den vertikalen Teil 2b des aktiven Gebiets 2 bedeckt und etwa mit dessen oberen Oberflächen abschließt, während die zweite Gateelektrode 7 die obere Oberfläche des aktiven Gebiets 2 bedeckt und die erste Gateelektrode 5 umschließt. Dabei kontaktiert die zweite Gateelektrode die erste Gateelektrode auf deren seitlichen Oberflächen, während sie von deren oberen Flanken durch die zweite Gateoxidschicht 6 isoliert ist. Das Kanalgebiet ist auf seinem planaren Teil von der zweiten Gateoxidschicht 6 und auf seinen Vertikalflächen von der ersten Gateoxidschicht 4 bedeckt.
  • 5 zeigt eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors. Die in 5 gezeigte Ausführungsform des erfindungsgemäßen Feldeffekttransistors entspricht im wesentlichen der in 2 gezeigte Ausführungsform des erfindungsgemäßen Feldeffekttransistors mit der Ausnahme, daß die zweite Gateoxidschicht 6 auf den seitlichen Oberflächen der ersten Gateelektrode 5 dicker ausgebildet ist als auf den seitlichen Oberflächen 2b der stegförmigen Erhebung 2. Die Verdickung der zweiten Gateoxidschicht 6 auf den seitlichen Oberflächen der ersten Gateelektrode 5 wird durch eine selektive Gateoxidation erzielt, wobei die Tatsache ausgenutzt wird, daß bei geeignet gewählten Prozeßparametern an Polysilizium eine höhere Oxidationsrate erzielt wird als an monokristallinem Silizium.
  • 6 zeigt eine weitere Ausführungsform des erfindungsgemäßen Feldeffekttransistors. Die in 6 gezeigte Ausführungsform des erfindungsgemäßen Feldeffekttransistors entspricht im wesentlichen der in 2 gezeigte Ausführungsform des erfindungsgemäßen Feldeffekttransistors mit der Ausnahme, daß an der zweiten Gateoxidschicht 6 auf der Höhe der ersten Gatelektrode 5 ein Spacer 14, insbesondere ein Oxidspacer, angeordnet ist. Dabei kann die Ausbildung des Spacers 14 an den Flanken der ersten Gateelektrodenschicht 5 unmittelbar nach deren Strukturierung erfolgen, noch bevor die stegförmige Erhebung 2 ausgebildet ist. Die Oxidation zur Erzeugung der zweiten Gateoxidschicht 6 verstärkt dann diesen Spacer 14 durch eine zusätzliche Oxidschicht unmittelbar an den seitlichen Oberflächen der ersten Gateelektrodenschicht 5.
  • Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. Bei dem erfindungsgemäßen Feldeffekttransistor wird das planare Kanalgebiet an der oberen Oberfläche der Erhebung durch zusätzliche vertikale Kanalgebiete an den Seitenflächen der Erhebung in der Weite ausgedehnt. Diese zusätzlichen vertikalen Kanalgebiete schließen sich unmittelbar an das planare Kanalgebiet an (vertical extended channel regions). Weiterhin besitzt der erfindungsgemäße Feldeffekttransistor einen geringen Sperrstrom IOFF. Diese Vorteile werden erzielt, ohne daß Dicke des Gate-Isolators bis in den Bereich des Tunnels von Ladungsträgern oder einer verminderten Stabilität verringert werden muß.

Claims (19)

  1. Feldeffekttransistor mit isoliertem Gate mit: a) zumindest einer auf einem Halbleitersubstrat (1) angeordneten stegförmigen Erhebung (2), die eine obere Oberfläche (2a) und seitliche Oberflächen (2b) aufweist, b) einer ersten Gateoxidschicht (4), die auf der oberen Oberfläche (2a) der stegförmigen Erhebung (2) angeordnet ist, c) einer ersten Gateelektrode (5), die auf der ersten Gateoxidschicht (4) angeordnet ist, wobei die erste Gateelektrode eine obere Oberfläche und seitliche Oberflächen aufweist, d) einer zweiten Gateoxidschicht (6), die zumindest auf einem Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) und der ersten Gateelektrode (4) angeordnet ist, e) einer zweiten Gateelektrode (7), die auf der zweiten Gateoxidschicht (6) und der oberen Oberfläche der ersten Gateelektrode (5) angeordnet ist, und f) Source- und Draingebiete, die auf der stegförmigen Erhebung (2) angeordnet sind.
  2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gateoxidschicht (6) auf den seitlichen Oberflächen der ersten Gateelektrode (5) dicker ausgebildet ist als auf den seitlichen Oberflächen (2b) der stegförmigen Erhebung (2).
  3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an der zweiten Gateoxidschicht (6) auf der Höhe der ersten Gatelektrode (5) ein isolierender Spacer (14) angeordnet ist.
  4. Feldeffekttransistor mit isoliertem Gate mit: a) zumindest einer auf einem Halbleitersubstrat (1) angeordneten stegförmigen Erhebung (2), die eine obere Oberfläche (2a) und seitliche Oberflächen (2b) aufweist, b) einer ersten Gateoxidschicht (4), die zumindest auf einem Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) angeordnet ist, c) einer ersten Gateelektroäe (5), die auf der ersten Gateoxidschicht (4) angeordnet ist, wobei die erste Gateelektrode (4) eine obere Oberfläche und seitlichen Oberflächen aufweist, d) einer zweiten Gateoxidschicht (6), die auf der oberen Oberfläche (2a) der stegförmigen Erhebung (2) und der oberen Oberfläche der ersten Gateelektrode (5) angeordnet ist, e) einer zweiten Gateelektrode (7), die auf der zweiten Gateoxidschicht (6) und den seitlichen Oberflächen der ersten Gateelektrode (5) angeordnet ist, und f) Source- und Draingebiete, die auf der stegförmigen Erhebung (2) angeordnet sind.
  5. Feldeffekttransistor nach einem der Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Kanten (8) der stegförmigen Erhebung (2) zwischen der oberen Oberfläche (2a) und den seitlichen Oberflächen (2b) verrundet sind.
  6. Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß der Krümmungsradius der Kanten (8) in der Größenordnung der Schichtdicke der ersten oder zweiten Gateoxidschicht (4, 6) liegt.
  7. Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zwischen dem Sourcegebiet und den Gateelektroden sowie zwischen dem Draingebiet und den Gateelektroden Spacer angeordnet sind.
  8. Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste Gateelektrode (5) eine Polysiliziumschicht aufweist.
  9. Feldeffekttransistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite Gateelektrode (7) eine Polysilizium-Metall-Doppelschicht oder eine Polyzidschicht aufweist.
  10. Feldeffekttransistor nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2), der von einer Gateoxidschicht (4, 6) bedeckt ist, von einer Grabenisolation (3) begrenzt ist.
  11. Feldeffekttransistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Dotierungsprofiltiefe der Source- und Draingebiete größer als die Ausdehnung des Teils der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) ist, der von einer Gateoxidschicht (4, 6) bedeckt ist.
  12. Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate mit den Schritten: a) ein Halbleitersubstrat (1) mit einer darauf aufgebrachten ersten Gateoxidschicht (4) und einer auf die Gateoxidschicht (4) aufgebrachten ersten Gateelektrodenschicht (5) wird bereitgestellt, b) zumindest eine stegförmige Erhebung (2) mit einer oberen Oberfläche (2a) und seitlichen Oberflächen (2b) wird erzeugt, wobei die erste Gateoxidschicht (4) und die erste Gateelektrodenschicht (5) auf der oberen Oberfläche (2a) angeordnet sind, c) zumindest auf einen Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) und der ersten Gateelektrodenschicht (5) wird eine zweite Gateoxidschicht (6) erzeugt, d) eine zweite Gatelektrodenschicht (7) wird aufgebracht, so daß die zweite Gatelektrodenschicht (7) auf der zweiten Gateoxidschicht (6) und der oberen Oberfläche der ersten Gateelektrodenschicht (5) angeordnet ist, und e) die erste und die zweite Gatelektrodenschicht (5, 7) werden zu ersten und zweiten Gatelektroden strukturiert und Source- und Draingebiete werden erzeugt.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Erzeugung der stegförmige Erhebung (2) mit der Strukturierung der Gräben für eine Grabenisolation (3) erfolgt.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Gräben für die Grabenisolation mit Oxid (3) gefüllt werden und eine Rückätzung durchgeführt wird, so daß ein Teil der seitlichen Oberflächen (2b) der stegförmigen Erhebung (2) freigelegt wird.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß vor der Rückätzung ein CMP-Schritt durchgeführt wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß zumindest ein thermischer Prozeß zur Verrundung der Kanten (8) der stegförmigen Erhebung (2) zwischen der oberen Oberfläche (2a) und den seitlichen Oberflächen (2b) durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß die Gateoxidschichten (4, 6) jeweils durch eine thermische Oxidation erzeugt werden.
  18. Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß die zweite Gateoxidschicht (6) mit selektiver Oxidation erzeugt wird, so daß die zweite Gateoxidschicht (6) auf den seitlichen Oberflächen der ersten Gateelektrode (5) dicker ausgebildet ist als auf den seitlichen Oberflächen (2b) der stegförmigen Erhebung (2).
  19. Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß nach der Erzeugung der ersten Gateelektrodenschicht (5) ein isolierender Spacer erzeugt wird, so daß an der zweiten Gateoxidschicht (6) auf der Höhe der ersten Gatelektrode (5) ein isolierender Spacer (14) angeordnet ist.
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