JP4600837B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4600837B2 JP4600837B2 JP2006341634A JP2006341634A JP4600837B2 JP 4600837 B2 JP4600837 B2 JP 4600837B2 JP 2006341634 A JP2006341634 A JP 2006341634A JP 2006341634 A JP2006341634 A JP 2006341634A JP 4600837 B2 JP4600837 B2 JP 4600837B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- trench
- element isolation
- film pattern
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000002955 isolation Methods 0.000 claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 39
- 229910052710 silicon Inorganic materials 0.000 claims description 39
- 239000010703 silicon Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 239000007772 electrode material Substances 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Description
本発明は、半導体装置の製造方法に関し、更に詳しくは、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置の製造方法に関する。
ＭＩＳＦＥＴを有する半導体装置では、更なる微細化を達成するために、Ｆｉｎ型チャネルを有するＦｉｎ型チャネルＭＩＳＦＥＴや、トレンチ型ゲートを有するトレンチ型ゲートＭＩＳＦＥＴなどが提案されている。Ｆｉｎ型チャネル及びトレンチ型ゲートは、単一のＭＩＳＦＥＴにも適用することが可能である。Ｆｉｎ型チャネル構造及びトレンチ型ゲート構造を単一のＭＩＳＦＥＴに適用した半導体装置を製造する方法について、図１４〜２４を参照して、本発明の比較例の製造方法として説明する。
まず、図１４（平面図）及び図１５（断面図）に示すように、シリコン基板１１上に厚みがｈ２（例えば１００ｎｍ）の絶縁膜を形成し、フォトレジストをマスクとしてドライエッチングして絶縁膜パターン１２を形成する。次いで、絶縁膜パターン１２をマスクとして、シリコン基板１１をドライエッチングすることにより、シリコン基板１１に素子間分離（ＳＴＩ）のためのＳＴＩトレンチを形成する。このとき、チャネル部のＦｉｎ構造、および、ゲート電極のトレンチ型構造を考慮して、ＳＴＩトレンチの底面から絶縁膜パターン１２の上面までの高さｈ１３を設定する。なお、図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。
例えば、絶縁膜パターン１２の厚みを１００ｎｍ、Ｆｉｎ型チャネルの高さを１００ｎｍ、トレンチ型ゲートのゲートトレンチ深さを１００ｎｍ、近接素子間分離に必要な深さを１００ｎｍとすると、ｈ１３＝４００ｎｍとなる。次いで、素子間分離のための素子分離絶縁膜１３をＳＴＩトレンチ内に成膜する。このとき、素子分離絶縁膜１３は、ｈ１３（例えばｈ１３＝４００ｎｍ）深さのＳＴＩトレンチの内部を含む全面に堆積する。その後、絶縁膜パターン１２をストッパとして、ＣＭＰ(Chemical Mechanical Polish)により、素子分離絶縁膜１３を研磨する。これによって図１４及び図１５に示す構造を得る。
次いで、フォトリソグラフィーにより、絶縁膜パターン１２上の中央部に開口をもつレジストパターン２１を形成する。このとき、絶縁膜パターン１２における開口部の長さをｄ２（例えばｄ２＝５０ｎｍ）とする。そのレジストパターン２１をマスクとして絶縁膜パターン１２に対してドライエッチを行うことで、絶縁膜パターン１２に、幅が絶縁膜パターンと同じで、且つ、長さｄ２の開口を形成する。この状態を図１６（平面図）及び図１７（断面図）に示した。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
次いで、レジストを除去し、絶縁膜パターン１２をマスクとして、シリコン基板１１に対してドライエッチを行い、トレンチ型ゲートのためのトレンチ構造を形成する。このとき、そのゲートトレンチの深さをｈ２’（例えば１００ｎｍ）とする。その後、絶縁膜パターン１２及び素子分離絶縁膜１３に対してウェットエッチを行う。このとき、絶縁膜パターン１２は除去し、且つ、ウェットエッチ後の素子分離絶縁膜１３の高さがｈ１３’（例えばｈ１３’＝１００ｎｍ程度）になるように、ウェットエッチ量を調整する。この状態を図１８（平面図）及び図１９（断面図）に示した。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
その後、シリコン基板１１の表面に、熱酸化等によりゲート酸化膜１４を形成し、その上にゲート電極材料を成膜する。このとき、成膜量は、シリコン基板１１間のスリット幅ｄ２よりも充分に厚くすることにより、ゲートトレンチは、ゲート電極材料により埋め込まれる。その後、ゲート電極材料に対してＣＭＰを行い、これを平坦化する。このとき、ＣＭＰ後のゲート電極材料のシリコン基板１１上面からの高さをｈ５とする。このゲート電極材料を、フォトリソグラフィーおよびドライエッチングにより加工し、ゲート電極１５を形成する。このとき、ゲート電極１５の幅ｄ５（例えば７０ｎｍ）は、シリコン基板１１間のスリット幅ｄ２よりも大きくし、ゲート電極１５の両端が、シリコン基板１１間よりも外側にあるように形成する。この状態を図２０、図２１及び図２２に示した。図２１及び図２２は、図２０のＸＸＩ−ＸＸＩ線及びＸＸＩＩ−ＸＸＩＩ線にぞれぞれ沿う断面図である。
ゲート電極１５およびシリコン基板１１の表面に絶縁膜を成膜し、ドライエッチングにより、サイドウォール絶縁膜１６を形成する。その後、トランジスタのソース／ドレイン領域を構成するシリコン基板１１の部分にコンタクトプラグ１７を形成することで、ＭＩＳＦＥＴを完成する。この状態を図２３（平面図）及び図２４（断面図）に示した。図２４は図２３におけるＸＸＩＶ−ＸＸＩＶ断面図である。
Ｆｉｎ型チャネル構造のＭＩＳＦＥＴは、例えば特許文献１〜３に記載されており、トレンチ型ゲート構造のＭＩＳＦＥＴは、例えば非特許文献１に記載されている。
特表２００４−５３３７２８号公報
特開２００５−２３６３０５号公報
特開２００６−１３５２１号公報
J.Y.KIM et al.，Symposium on VLSI Technology Digest of Technical Papers,p11-12 ，２００３
Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置を製造する上記比較例の製造方法によると、ＳＴＩトレンチ内に素子分離絶縁膜を埋め込む際に、ＳＴＩトレンチが深いため、素子分離絶縁膜の内部にボイドが形成されるなどの問題が生じるおそれがある。ボイドが形成されると、素子分離絶縁膜の膜質が充分に確保できず、このため、リーク電流特性などが良好なＭＳＦＥＴが得られない。
本発明は、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置を製造する上記比較例の半導体装置の製造方法の問題に鑑み、ＳＴＩトレンチ内に埋め込まれる素子分離絶縁膜の膜質が高く形成されるため、得られるＭＩＳＦＥＴのリーク電流特性が良好な半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを形成する半導体装置の製造方法において、
半導体基板上の前記Ｆｉｎ型チャネルの形成領域を覆う所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングして素子間分離トレンチを形成し、該素子間分離トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンの一部を選択的にエッチングして、前記トレンチ型ゲートの形成領域上にのみ前記絶縁膜パターンを残存させる工程と、
前記残存した絶縁膜パターンで覆われずに露出している、前記Ｆｉｎ型チャネルの形成領域の半導体基板の表面に、選択成長半導体層を前記絶縁膜パターンの所定厚み以下の膜厚で形成する工程と、
前記残存した絶縁膜パターンを除去して前記トレンチ型ゲートの形成領域の前記半導体基板表面を露出し、且つ、前記素子分離絶縁膜を、前記絶縁膜パターンの所定厚み以上である所定深さまでエッチング除去する工程と、
露出した前記半導体基板の表面部分及び露出した前記選択成長半導体層の表面部分を覆うゲート絶縁膜を形成する工程と、
前記トレンチ型ゲートの形成領域を覆い、平面視で前記Ｆｉｎ型チャネルの形成領域と交差するように延在するゲート電極を前記ゲート絶縁膜上に形成する工程と、
を有することを特徴とする。
半導体基板上の前記Ｆｉｎ型チャネルの形成領域を覆う所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングして素子間分離トレンチを形成し、該素子間分離トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンの一部を選択的にエッチングして、前記トレンチ型ゲートの形成領域上にのみ前記絶縁膜パターンを残存させる工程と、
前記残存した絶縁膜パターンで覆われずに露出している、前記Ｆｉｎ型チャネルの形成領域の半導体基板の表面に、選択成長半導体層を前記絶縁膜パターンの所定厚み以下の膜厚で形成する工程と、
前記残存した絶縁膜パターンを除去して前記トレンチ型ゲートの形成領域の前記半導体基板表面を露出し、且つ、前記素子分離絶縁膜を、前記絶縁膜パターンの所定厚み以上である所定深さまでエッチング除去する工程と、
露出した前記半導体基板の表面部分及び露出した前記選択成長半導体層の表面部分を覆うゲート絶縁膜を形成する工程と、
前記トレンチ型ゲートの形成領域を覆い、平面視で前記Ｆｉｎ型チャネルの形成領域と交差するように延在するゲート電極を前記ゲート絶縁膜上に形成する工程と、
を有することを特徴とする。
本発明の半導体装置の製造方法で製造される半導体装置は、選択成長半導体層によってＦｉｎ型チャネルを形成したので、素子分離絶縁膜を収容するＳＴＩトレンチの深さが、その選択成長半導体層の厚みの分だけ浅く形成できるので、ＳＴＩトレンチ内に埋め込まれる素子分離絶縁膜にボイドが形成されにくいなど、素子分離絶縁膜の膜質が高く維持できる。このため、特性が良好なＭＩＳＦＥＴが得られる効果がある。
以下、図面を参照し、本発明の一実施形態に係る半導体装置の製造方法について説明する。まず、シリコン基板１１上に、窒化シリコンから成る絶縁膜を、厚さｈ２（例えば１００ｎｍ）となるように堆積する。次いで、フォトレジストをマスクとしてこの絶縁膜をドライエッチングによって略矩形状にパターニングすることで、絶縁膜パターン１２を形成する。この絶縁膜パターン１２をエッチングマスクとして用い、シリコン基板１１をドライエッチングすることにより、シリコン基板１１内に素子分離のためＳＴＩのトレンチを形成する。
形成するＳＴＩトレンチでは、ＭＩＳＦＥＴのチャネル部にＦｉｎ構造を作成することを考慮して、トレンチ底面から絶縁膜パターン１２の上面までの高さｈ３を設定する。ここで、ｈ３は、従来技術におけるｈ１３とは異なり、例えば、絶縁膜パターン１２の厚みを１００ｎｍ、形成すべきＦｉｎの高さを１００ｎｍ、近接素子間分離に必要な深さを１００ｎｍとすると、ｈ３＝３００ｎｍとする。形成したトレンチ内を含む全面に、シリコン酸化膜からなる、素子分離絶縁膜１３を堆積する。絶縁膜パターン１２をストッパとし、素子分離絶縁膜１３をＣＭＰ(Chemical Mechanical Polish)プロセスを用い て研磨する。これによって、図１（平面図）及び図２（断面図）に示す構造を得る。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
次いで、フォトリソグラフィーにより、絶縁膜パターン１２上にホール形状の開口部をもつレジストパターン２１を形成する。このレジストパターン２１をエッチングマスクとして、絶縁膜パターン１２をドライエッチングする。このとき、絶縁膜パターン１２の中心部を残す長さをｄ２（例えば５０ｎｍ）とする。これによって、絶縁膜パターン１２に形成された一対の開口からシリコン基板１１が露出する構造が得られる。これを図３（平面図）及び図４（断面図）に示した。図４は、図３のＩＶ―ＩＶ線に沿う断面図である。
レジストパターン２１を除去し、絶縁膜パターン１２及び素子分離絶縁膜１３から露出するシリコン基板１１の表面部分に、選択エピタキシャル成長法を用いて、選択成長シリコン層２２を成長する。選択成長シリコン層２２の厚みは、絶縁膜パターン１２の厚みｈ２とほぼ同じか、或いは、それよりやや薄い程度とする。このときの構造を図５（平面図）及び図６（断面図）に示した。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
次いで、絶縁膜パターン１２をウェットエッチングによって除去し、また、素子分離絶縁膜１３に対してウェットエッチングを行う。素子分離絶縁膜１３のウェットエッチングでは、ウェットエッチング後の素子分離絶縁膜１３のトレンチ底面からの高さがｈ３’（例えば１００ｎｍ程度）になるように、エッチング量を調整する。このときの構造を図７（平面図）及び図８（断面図）に示した。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
次いで、シリコン基板１１、及び、選択成長シリコン層２２の表面に、熱酸化などによりゲート酸化膜１４を形成する。更に、ゲート電極材料をスパッタリングなどによって堆積する。このとき、ゲート電極材料の成膜量を、選択成長シリコン層２２の間のスリット幅ｄ２より充分に厚くすることにより、選択成長シリコン層２２の間のスリットは、ゲート電極材料によって埋め込まれる。その後、ゲート電極材料をＣＭＰ法で研磨し平坦化する。このとき、ＣＭＰによる研磨後のゲート電極材料の、選択成長シリコン層の上面からの高さをｈ５とする。ゲート電極材料をリソグラフィーおよびドライエッチングにより加工しトランジスタのゲート電極１５を形成する。このとき、ゲート電極１５の幅ｄ５（例えば７０ｎｍ）を、選択成長シリコン層２２の間のスリット幅ｄ２よりも大きくし、且つ、ゲート電極１５の両端が、選択成長シリコン層２２よりも外側にあるようにする。この状態を図９（平面図）と、図１０（断面図）及び図１１（断面図）とに示した。図１０及び１１はそれぞれ、図９のＸ−Ｘ線及びＸＩ−ＸＩ線に沿う断面図である。
図１０から理解できるように、ゲート酸化膜１４で覆われる、ソース／ドレイン拡散層を含むＦｉｎ型チャネル２０は、トレンチ型ゲート電極１５のトレンチ底部から下側の部分であって、トレンチ底部から素子分離絶縁膜の上面までの第１部分と、トレンチ型ゲートのトレンチ底部から上の部分であって、シリコン基板１１の表面上に成長形成された選択成長シリコン層２２によって構成される第２部分とから構成される。また、図１１から理解できるように、素子分離絶縁膜１３の上面から上のシリコンの部分が、ゲート電極１５によって三方が囲まれるＦｉｎ型チャネル２０を構成する。
その後、全面に絶縁膜を堆積し、ドライエッチングによってエッチバックして、ゲート電極１５及び選択成長シリコン層２２の側壁に、サイドウオールれ絶縁膜１６を形成する。次いで、一対の選択成長シリコン層２２によって構成されるソース・ドレイン拡散層にコンタクトするコンタクトプラグ１７を形成することで、ＭＩＳＦＥＴを完成する。この状態を図１２（平面図）及び図１３（断面図）に示した。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
上記実施形態の半導体装置の製造方法では、シリコン基板１１の表面に、厚みが１００ｎｍの一対の選択成長シリコン層２２を形成したことにより、ＳＴＩ構造の素子分離絶縁膜１３を埋め込むためのＳＴＩトレンチの深さを、従来のＳＴＩトレンチの深さに比して、選択成長シリコン層２２の厚みの分だけ、つまり、トレンチ型ゲートのトレンチ深さの分だけ、浅くすることが出来る。このため、素子分離絶縁膜の膜質が向上し、形成されるＭＩＳＦＥＴの特性が向上する。これによって、素子構造が微細化された、Ｆｉｎ型チャネル構造及びトレンチ型ゲート構造を有するＭＩＳＦＥＴの製造が容易になる。
なお、選択成長シリコン層及びシリコンの導電型によって構成されるＦｉｎ型チャネルの導電型は、ｐ型及びｎ型の何れでもよい。また、絶縁膜の材質や厚み、或いは、Ｆｉｎ型チャネルや絶縁膜の寸法は、上記実施形態の構成から適宜修正可能である。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
１１：シリコン基板
１２：絶縁膜パターン
１３：素子分離絶縁膜
１４：ゲート酸化膜（絶縁膜）
１５：ゲート電極
１６：サイドウオール絶縁膜
１７：コンタクトプラグ
２０：Ｆｉｎ型チャネル
２１：レジストパターン
２２：選択成長シリコン層
１２：絶縁膜パターン
１３：素子分離絶縁膜
１４：ゲート酸化膜（絶縁膜）
１５：ゲート電極
１６：サイドウオール絶縁膜
１７：コンタクトプラグ
２０：Ｆｉｎ型チャネル
２１：レジストパターン
２２：選択成長シリコン層
Claims (3)
- 半導体基板上に、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを形成する半導体装置の製造方法において、
半導体基板上の前記Ｆｉｎ型チャネルの形成領域を覆う所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングして素子間分離トレンチを形成し、該素子間分離トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンの一部を選択的にエッチングして、前記トレンチ型ゲートの形成領域上にのみ前記絶縁膜パターンを残存させる工程と、
前記残存した絶縁膜パターンで覆われずに露出している、前記Ｆｉｎ型チャネルの形成領域の半導体基板の表面に、選択成長半導体層を前記絶縁膜パターンの所定厚み以下の膜厚で形成する工程と、
前記残存した絶縁膜パターンを除去して前記トレンチ型ゲートの形成領域の前記半導体基板表面を露出し、且つ、前記素子分離絶縁膜を、前記絶縁膜パターンの所定厚み以上である所定深さまでエッチング除去する工程と、
露出した前記半導体基板の表面部分及び露出した前記選択成長半導体層の表面部分を覆うゲート絶縁膜を形成する工程と、
前記トレンチ型ゲートの形成領域を覆い、平面視で前記Ｆｉｎ型チャネルの形成領域と交差するように延在するゲート電極を前記ゲート絶縁膜上に形成する工程と、
を有し、
前記ゲート電極の幅は、前記トレンチ型ゲートの形成領域の幅よりも大きくすることにより、前記ゲート電極の両端が、それぞれ、前記選択成長半導体層上を覆うように形成されていることを特徴とする半導体装置の製造方法。 - 前記素子間分離トレンチ内に前記素子分離絶縁膜を埋め込む工程は、前記素子間分離トレンチ内を充填するように前記半導体基板上に前記素子分離絶縁膜を堆積した後に、ＣＭＰプロセスによって前記素子分離絶縁膜の表面の研磨を行い、前記絶縁膜パターンの上面の位置と概略同じ高さとなるように、前記素子間分離トレンチ内に前記素子分離絶縁膜を残存させることを特徴とする、請求項１に記載の半導体装置の製造方法。
- 前記半導体基板及び選択成長半導体層がそれぞれシリコン基板及びシリコン層であり、前記絶縁膜パターンがシリコン窒化膜である、請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006341634A JP4600837B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法 |
| US11/955,968 US7705401B2 (en) | 2006-12-19 | 2007-12-13 | Semiconductor device including a fin-channel recess-gate MISFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006341634A JP4600837B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008153530A JP2008153530A (ja) | 2008-07-03 |
| JP4600837B2 true JP4600837B2 (ja) | 2010-12-22 |
Family
ID=39526094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006341634A Active JP4600837B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7705401B2 (ja) |
| JP (1) | JP4600837B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618893B1 (ko) * | 2005-04-14 | 2006-09-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| JP2008098553A (ja) * | 2006-10-16 | 2008-04-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010021328A (ja) * | 2008-07-10 | 2010-01-28 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
| US8053322B2 (en) * | 2008-12-29 | 2011-11-08 | Texas Instruments Incorporated | Epitaxial deposition-based processes for reducing gate dielectric thinning at trench edges and integrated circuits therefrom |
| JP2011077185A (ja) * | 2009-09-29 | 2011-04-14 | Elpida Memory Inc | 半導体装置の製造方法、半導体装置及びデータ処理システム |
| US9057463B2 (en) | 2012-03-26 | 2015-06-16 | Vetco Gray U.K. Limited | Quick disconnect connector for subsea tubular members |
| US8927373B2 (en) | 2013-03-13 | 2015-01-06 | Samsung Electronics Co, Ltd. | Methods of fabricating non-planar transistors including current enhancing structures |
| CN105493252A (zh) | 2013-09-26 | 2016-04-13 | 英特尔公司 | 用于片上系统(SoC)应用的垂直非平面半导体器件 |
| US9653542B2 (en) * | 2013-10-23 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET having isolation structure and method of forming the same |
| US10109739B2 (en) * | 2016-04-15 | 2018-10-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor |
| US20200211840A1 (en) * | 2017-07-19 | 2020-07-02 | Globalwafers Japan Co., Ltd. | Method for producing three-dimensional structure, method for producing vertical transistor, vertical transistor wafer, and vertical transistor substrate |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
| JPH0629531A (ja) * | 1992-07-09 | 1994-02-04 | Sharp Corp | 半導体装置の製造方法 |
| JPH07131007A (ja) * | 1993-11-02 | 1995-05-19 | Tadahiro Omi | 半導体装置 |
| JPH10200106A (ja) * | 1997-01-13 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JP2006269760A (ja) * | 2005-03-24 | 2006-10-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2006310718A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | メモリ素子のトランジスタ構造及びその製造方法 |
| JP2008515188A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネル、及びヘテロ接合ソース／ドレインを有する半導体素子を形成する方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131276B4 (de) | 2001-06-28 | 2007-08-02 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
| US6765303B1 (en) * | 2003-05-06 | 2004-07-20 | Advanced Micro Devices, Inc. | FinFET-based SRAM cell |
| EP1566844A3 (en) | 2004-02-20 | 2006-04-05 | Samsung Electronics Co., Ltd. | Multi-gate transistor and method for manufacturing the same |
| KR100594282B1 (ko) * | 2004-06-28 | 2006-06-30 | 삼성전자주식회사 | ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법 |
-
2006
- 2006-12-19 JP JP2006341634A patent/JP4600837B2/ja active Active
-
2007
- 2007-12-13 US US11/955,968 patent/US7705401B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
| JPH0629531A (ja) * | 1992-07-09 | 1994-02-04 | Sharp Corp | 半導体装置の製造方法 |
| JPH07131007A (ja) * | 1993-11-02 | 1995-05-19 | Tadahiro Omi | 半導体装置 |
| JPH10200106A (ja) * | 1997-01-13 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JP2008515188A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネル、及びヘテロ接合ソース／ドレインを有する半導体素子を形成する方法 |
| JP2006269760A (ja) * | 2005-03-24 | 2006-10-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2006310718A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | メモリ素子のトランジスタ構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080142881A1 (en) | 2008-06-19 |
| US7705401B2 (en) | 2010-04-27 |
| JP2008153530A (ja) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4600837B2 (ja) | 半導体装置の製造方法 | |
| JP4718908B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| TWI692871B (zh) | 半導體結構及其製作方法 | |
| JP4947931B2 (ja) | 半導体装置 | |
| US7692246B2 (en) | Production method for a FinFET transistor arrangement, and corresponding FinFET transistor arrangement | |
| TWI509736B (zh) | 半導體結構及其形成方法 | |
| TW201806156A (zh) | 半導體結構及其製作方法 | |
| JP2006054486A (ja) | 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法 | |
| TW201435983A (zh) | 元素半導體元件及化合物半導體元件之共整合 | |
| US8378395B2 (en) | Methods of fabricating field effect transistors having protruded active regions | |
| JP2006013303A (ja) | 半導体装置及びその製造方法 | |
| US6020622A (en) | Trench isolation for semiconductor device with lateral projections above substrate | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2012028805A (ja) | 半導体装置の製造方法 | |
| KR100680429B1 (ko) | 반도체 소자의 제조 방법 | |
| US9099570B2 (en) | Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices | |
| CN110890326B (zh) | 用于在半导体鳍片阵列上产生栅极切割结构的方法 | |
| US6410405B2 (en) | Method for forming a field oxide film on a semiconductor device including mask spacer and rounding edge | |
| TWI518792B (zh) | 半導體製程 | |
| KR100780620B1 (ko) | 리세스 게이트를 갖는 반도체소자 및 그 제조 방법 | |
| JP2002118253A (ja) | 半導体装置およびその製造方法 | |
| JP2006344940A (ja) | 多層構造の半導体装置及びその製造方法 | |
| JP5520435B2 (ja) | 半導体素子の製造方法 | |
| JP4942951B2 (ja) | Ｍｏｓ型トランジスタの製造方法及びｍｏｓ型トランジスタ | |
| KR100944346B1 (ko) | 반도체소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090430 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090715 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100813 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100916 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4600837 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |