JP2008153530A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを製造する際に、素子分離膜の膜質を向上し、ＭＩＳＦＥＴの特性を向上する。
【解決手段】ＭＩＳＦＥＴは、Ｆｉｎ型チャネル２０及びトレンチ型ゲート電極１５を有し、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の底部までのＦｉｎ型チャネルの第１部分がシリコン基板１１によって構成され、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の上面までのＦｉｎ型チャネルの第２部分が、第１部分を構成するシリコン基板１１上に選択成長された選択成長シリコン層２２によって構成される。
【選択図】図１３
【解決手段】ＭＩＳＦＥＴは、Ｆｉｎ型チャネル２０及びトレンチ型ゲート電極１５を有し、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の底部までのＦｉｎ型チャネルの第１部分がシリコン基板１１によって構成され、トレンチ型ゲート電極１５のトレンチの底部からＦｉｎ型チャネル２０の上面までのＦｉｎ型チャネルの第２部分が、第１部分を構成するシリコン基板１１上に選択成長された選択成長シリコン層２２によって構成される。
【選択図】図１３
Description
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置、及び、その製造方法に関する。
ＭＩＳＦＥＴを有する半導体装置では、更なる微細化を達成するために、Ｆｉｎ型チャネルを有するＦｉｎ型チャネルＭＩＳＦＥＴや、トレンチ型ゲートを有するトレンチ型ゲートＭＩＳＦＥＴなどが提案されている。Ｆｉｎ型チャネル及びトレンチ型ゲートは、単一のＭＩＳＦＥＴにも適用することが可能である。Ｆｉｎ型チャネル構造及びトレンチ型ゲート構造を単一のＭＩＳＦＥＴに適用した半導体装置を製造する方法について、図１４〜２４を参照して、本発明の比較例の製造方法として説明する。
まず、図１４（平面図）及び図１５（断面図）に示すように、シリコン基板１１上に厚みがｈ２（例えば１００ｎｍ）の絶縁膜を形成し、フォトレジストをマスクとしてドライエッチングして絶縁膜パターン１２を形成する。次いで、絶縁膜パターン１２をマスクとして、シリコン基板１１をドライエッチングすることにより、シリコン基板１１に素子間分離（ＳＴＩ）のためのＳＴＩトレンチを形成する。このとき、チャネル部のＦｉｎ構造、および、ゲート電極のトレンチ型構造を考慮して、ＳＴＩトレンチの底面から絶縁膜パターン１２の上面までの高さｈ１３を設定する。なお、図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。
例えば、絶縁膜パターン１２の厚みを１００ｎｍ、Ｆｉｎ型チャネルの高さを１００ｎｍ、トレンチ型ゲートのゲートトレンチ深さを１００ｎｍ、近接素子間分離に必要な深さを１００ｎｍとすると、ｈ１３＝４００ｎｍとなる。次いで、素子間分離のための素子分離絶縁膜１３をＳＴＩトレンチ内に成膜する。このとき、素子分離絶縁膜１３は、ｈ１３（例えばｈ１３＝４００ｎｍ）深さのＳＴＩトレンチの内部を含む全面に堆積する。その後、絶縁膜パターン１２をストッパとして、ＣＭＰ(Chemical Mechanical Polish)により、素子分離絶縁膜１３を研磨する。これによって図１４及び図１５に示す構造を得る。
次いで、フォトリソグラフィーにより、絶縁膜パターン１２上の中央部に開口をもつレジストパターン２１を形成する。このとき、絶縁膜パターン１２における開口部の長さをｄ２（例えばｄ２＝５０ｎｍ）とする。そのレジストパターン２１をマスクとして絶縁膜パターン１２に対してドライエッチを行うことで、絶縁膜パターン１２に、幅が絶縁膜パターンと同じで、且つ、長さｄ２の開口を形成する。この状態を図１６（平面図）及び図１７（断面図）に示した。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
次いで、レジストを除去し、絶縁膜パターン１２をマスクとして、シリコン基板１１に対してドライエッチを行い、トレンチ型ゲートのためのトレンチ構造を形成する。このとき、そのゲートトレンチの深さをｈ２’（例えば１００ｎｍ）とする。その後、絶縁膜パターン１２及び素子分離絶縁膜１３に対してウェットエッチを行う。このとき、絶縁膜パターン１２は除去し、且つ、ウェットエッチ後の素子分離絶縁膜１３の高さがｈ１３’（例えばｈ１３’＝１００ｎｍ程度）になるように、ウェットエッチ量を調整する。この状態を図１８（平面図）及び図１９（断面図）に示した。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
その後、シリコン基板１１の表面に、熱酸化等によりゲート酸化膜１４を形成し、その上にゲート電極材料を成膜する。このとき、成膜量は、シリコン基板１１間のスリット幅ｄ２よりも充分に厚くすることにより、ゲートトレンチは、ゲート電極材料により埋め込まれる。その後、ゲート電極材料に対してＣＭＰを行い、これを平坦化する。このとき、ＣＭＰ後のゲート電極材料のシリコン基板１１上面からの高さをｈ５とする。このゲート電極材料を、フォトリソグラフィーおよびドライエッチングにより加工し、ゲート電極１５を形成する。このとき、ゲート電極１５の幅ｄ５（例えば７０ｎｍ）は、シリコン基板１１間のスリット幅ｄ２よりも大きくし、ゲート電極１５の両端が、シリコン基板１１間よりも外側にあるように形成する。この状態を図２０、図２１及び図２２に示した。図２１及び図２２は、図２０のＸＸＩ−ＸＸＩ線及びＸＸＩＩ−ＸＸＩＩ線にぞれぞれ沿う断面図である。
ゲート電極１５およびシリコン基板１１の表面に絶縁膜を成膜し、ドライエッチングにより、サイドウォール絶縁膜１６を形成する。その後、トランジスタのソース／ドレイン領域を構成するシリコン基板１１の部分にコンタクトプラグ１７を形成することで、ＭＩＳＦＥＴを完成する。この状態を図２３（平面図）及び図２４（断面図）に示した。図２４は図２３におけるＸＸＩＶ−ＸＸＩＶ断面図である。
Ｆｉｎ型チャネル構造のＭＩＳＦＥＴは、例えば特許文献１〜３に記載されており、トレンチ型ゲート構造のＭＩＳＦＥＴは、例えば非特許文献１に記載されている。
特表２００４−５３３７２８号公報
特開２００５−２３６３０５号公報
特開２００６−１３５２１号公報
J.Y.KIM et al.，Symposium on VLSI Technology Digest of Technical Papers,p11-12 ，２００３
Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置を製造する上記比較例の製造方法によると、ＳＴＩトレンチ内に素子分離絶縁膜を埋め込む際に、ＳＴＩトレンチが深いため、素子分離絶縁膜の内部にボイドが形成されるなどの問題が生じるおそれがある。ボイドが形成されると、素子分離絶縁膜の膜質が充分に確保できず、このため、リーク電流特性などが良好なＭＳＦＥＴが得られない。
本発明は、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを備える半導体装置を製造する上記比較例の半導体装置の製造方法の問題に鑑み、ＳＴＩトレンチ内に埋め込まれる素子分離絶縁膜の膜質が高く形成されるため、得られるＭＩＳＦＥＴのリーク電流特性が良好な半導体装置の製造方法を提供することを目的とする。
また、本発明は、上記本発明の半導体装置の製造方法によって得られる、ＭＩＳＦＥＴのリーク電流特性が良好な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを半導体基板上に形成した半導体装置において、
前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの底部までのＦｉｎ型チャネルの第１部分が半導体基板によって構成され、前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの上面までのＦｉｎ型チャネルの第２部分が、前記第１部分を構成する半導体基板上に選択成長された選択成長半導体層によって構成されることを特徴とする。
前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの底部までのＦｉｎ型チャネルの第１部分が半導体基板によって構成され、前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの上面までのＦｉｎ型チャネルの第２部分が、前記第１部分を構成する半導体基板上に選択成長された選択成長半導体層によって構成されることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを形成する半導体装置の製造法において、
半導体基板上に所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングしてトレンチを形成し、該トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンを選択的にエッチングして一対の開口を形成する工程と、
前記一対の開口から露出する半導体基板の表面に、選択成長半導体層を形成する工程と、
前記選択的にエッチングされた絶縁膜パターンを除去し、且つ、前記素子分離絶縁膜を、前記所定厚み以上である所定深さまでエッチング除去する工程と、
前記絶縁膜パターンが除去されて露出した半導体基板の表面部分と、前記選択成長半導体層の少なくとも一部の表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体基板の表面部分と前記選択成長半導体層の縁部とに対向するゲート電極を形成する工程と、
を有することを特徴とする。
半導体基板上に所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングしてトレンチを形成し、該トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンを選択的にエッチングして一対の開口を形成する工程と、
前記一対の開口から露出する半導体基板の表面に、選択成長半導体層を形成する工程と、
前記選択的にエッチングされた絶縁膜パターンを除去し、且つ、前記素子分離絶縁膜を、前記所定厚み以上である所定深さまでエッチング除去する工程と、
前記絶縁膜パターンが除去されて露出した半導体基板の表面部分と、前記選択成長半導体層の少なくとも一部の表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体基板の表面部分と前記選択成長半導体層の縁部とに対向するゲート電極を形成する工程と、
を有することを特徴とする。
本発明の半導体装置、及び、本発明の半導体装置の製造方法で製造される半導体装置は、選択成長半導体層によってＦｉｎ型チャネルを形成したので、素子分離絶縁膜を収容するＳＴＩトレンチの深さが、その選択成長半導体層の厚みの分だけ浅く形成できるので、ＳＴＩトレンチ内に埋め込まれる素子分離絶縁膜にボイドが形成されにくいなど、素子分離絶縁膜の膜質が高く維持できる。このため、特性が良好なＭＩＳＦＥＴが得られる効果がある。
本発明の半導体装置では、前記半導体基板及び半導体層が、それぞれシリコン基板及びシリコン層であってもよい。
以下、図面を参照し、本発明の一実施形態に係る半導体装置の製造方法について説明する。まず、シリコン基板１１上に、窒化シリコンから成る絶縁膜を、厚さｈ２（例えば１００ｎｍ）となるように堆積する。次いで、フォトレジストをマスクとしてこの絶縁膜をドライエッチングによって略矩形状にパターニングすることで、絶縁膜パターン１２を形成する。この絶縁膜パターン１２をエッチングマスクとして用い、シリコン基板１１をドライエッチングすることにより、シリコン基板１１内に素子分離のためＳＴＩのトレンチを形成する。
形成するＳＴＩトレンチでは、ＭＩＳＦＥＴのチャネル部にＦｉｎ構造を作成することを考慮して、トレンチ底面から絶縁膜パターン１２の上面までの高さｈ３を設定する。ここで、ｈ３は、従来技術におけるｈ１３とは異なり、例えば、絶縁膜パターン１２の厚みを１００ｎｍ、形成すべきＦｉｎの高さを１００ｎｍ、近接素子間分離に必要な深さを１００ｎｍとすると、ｈ３＝３００ｎｍとする。形成したトレンチ内を含む全面に、シリコン酸化膜からなる、素子分離絶縁膜１３を堆積する。絶縁膜パターン１２をストッパとし、素子分離絶縁膜１３をＣＭＰ(Chemical Mechanical Polish)プロセスを用い て研磨する。これによって、図１（平面図）及び図２（断面図）に示す構造を得る。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
次いで、フォトリソグラフィーにより、絶縁膜パターン１２上にホール形状の開口部をもつレジストパターン２１を形成する。このレジストパターン２１をエッチングマスクとして、絶縁膜パターン１２をドライエッチングする。このとき、絶縁膜パターン１２の中心部を残す長さをｄ２（例えば５０ｎｍ）とする。これによって、絶縁膜パターン１２に形成された一対の開口からシリコン基板１１が露出する構造が得られる。これを図３（平面図）及び図４（断面図）に示した。図４は、図３のＩＶ―ＩＶ線に沿う断面図である。
レジストパターン２１を除去し、絶縁膜パターン１２及び素子分離絶縁膜１３から露出するシリコン基板１１の表面部分に、選択エピタキシャル成長法を用いて、選択成長シリコン層２２を成長する。選択成長シリコン層２２の厚みは、絶縁膜パターン１２の厚みｈ２とほぼ同じか、或いは、それよりやや薄い程度とする。このときの構造を図５（平面図）及び図６（断面図）に示した。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
次いで、絶縁膜パターン１２をウェットエッチングによって除去し、また、素子分離絶縁膜１３に対してウェットエッチングを行う。素子分離絶縁膜１３のウェットエッチングでは、ウェットエッチング後の素子分離絶縁膜１３のトレンチ底面からの高さがｈ３’（例えば１００ｎｍ程度）になるように、エッチング量を調整する。このときの構造を図７（平面図）及び図８（断面図）に示した。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
次いで、シリコン基板１１、及び、選択成長シリコン層２２の表面に、熱酸化などによりゲート酸化膜１４を形成する。更に、ゲート電極材料をスパッタリングなどによって堆積する。このとき、ゲート電極材料の成膜量を、選択成長シリコン層２２の間のスリット幅ｄ２より充分に厚くすることにより、選択成長シリコン層２２の間のスリットは、ゲート電極材料によって埋め込まれる。その後、ゲート電極材料をＣＭＰ法で研磨し平坦化する。このとき、ＣＭＰによる研磨後のゲート電極材料の、選択成長シリコン層の上面からの高さをｈ５とする。ゲート電極材料をリソグラフィーおよびドライエッチングにより加工しトランジスタのゲート電極１５を形成する。このとき、ゲート電極１５の幅ｄ５（例えば７０ｎｍ）を、選択成長シリコン層２２の間のスリット幅ｄ２よりも大きくし、且つ、ゲート電極１５の両端が、選択成長シリコン層２２よりも外側にあるようにする。この状態を図９（平面図）と、図１０（断面図）及び図１１（断面図）とに示した。図１０及び１１はそれぞれ、図９のＸ−Ｘ線及びＸＩ−ＸＩ線に沿う断面図である。
図１０から理解できるように、ゲート酸化膜１４で覆われる、ソース／ドレイン拡散層を含むＦｉｎ型チャネル２０は、トレンチ型ゲート電極１５のトレンチ底部から下側の部分であって、トレンチ底部から素子分離絶縁膜の上面までの第１部分と、トレンチ型ゲートのトレンチ底部から上の部分であって、シリコン基板１１の表面上に成長形成された選択成長シリコン層２２によって構成される第２部分とから構成される。また、図１１から理解できるように、素子分離絶縁膜１３の上面から上のシリコンの部分が、ゲート電極１５によって三方が囲まれるＦｉｎ型チャネル２０を構成する。
その後、全面に絶縁膜を堆積し、ドライエッチングによってエッチバックして、ゲート電極１５及び選択成長シリコン層２２の側壁に、サイドウオールれ絶縁膜１６を形成する。次いで、一対の選択成長シリコン層２２によって構成されるソース・ドレイン拡散層にコンタクトするコンタクトプラグ１７を形成することで、ＭＩＳＦＥＴを完成する。この状態を図１２（平面図）及び図１３（断面図）に示した。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
上記実施形態の半導体装置では、シリコン基板１１の表面に、厚みが１００ｎｍの一対の選択成長シリコン層２２を形成したことにより、ＳＴＩ構造の素子分離絶縁膜１３を埋め込むためのＳＴＩトレンチの深さを、従来のＳＴＩトレンチの深さに比して、選択成長シリコン層２２の厚みの分だけ、つまり、トレンチ型ゲートのトレンチ深さの分だけ、浅くすることが出来る。このため、素子分離絶縁膜の膜質が向上し、形成されるＭＩＳＦＥＴの特性が向上する。これによって、素子構造が微細化された、Ｆｉｎ型チャネル構造及びトレンチ型ゲート構造を有するＭＩＳＦＥＴの製造が容易になる。
なお、選択成長シリコン層及びシリコンの導電型によって構成されるＦｉｎ型チャネルの導電型は、ｐ型及びｎ型の何れでもよい。また、絶縁膜の材質や厚み、或いは、Ｆｉｎ型チャネルや絶縁膜の寸法は、上記実施形態の構成から適宜修正可能である。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
１１：シリコン基板
１２：絶縁膜パターン
１３：素子分離絶縁膜
１４：ゲート酸化膜（絶縁膜）
１５：ゲート電極
１６：サイドウオール絶縁膜
１７：コンタクトプラグ
２０：Ｆｉｎ型チャネル
２１：レジストパターン
２２：選択成長シリコン層
１２：絶縁膜パターン
１３：素子分離絶縁膜
１４：ゲート酸化膜（絶縁膜）
１５：ゲート電極
１６：サイドウオール絶縁膜
１７：コンタクトプラグ
２０：Ｆｉｎ型チャネル
２１：レジストパターン
２２：選択成長シリコン層
Claims (4)
- Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを半導体基板上に形成した半導体装置において、
前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの底部までのＦｉｎ型チャネルの第１部分が半導体基板によって構成され、前記トレンチ型ゲートのトレンチの底部から前記Ｆｉｎ型チャネルの上面までのＦｉｎ型チャネルの第２部分が、前記第１部分を構成する半導体基板上に選択成長された選択成長半導体層によって構成されることを特徴とする半導体装置。 - 前記半導体基板及び半導体層が、それぞれシリコン基板及びシリコン層である、請求項１に記載の半導体装置。
- 半導体基板上に、Ｆｉｎ型チャネル及びトレンチ型ゲートを有するＭＩＳＦＥＴを形成する半導体装置の製造方法において、
半導体基板上に所定厚みの絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクとして、前記半導体基板を選択的にエッチングしてトレンチを形成し、該トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記絶縁膜パターンを選択的にエッチングして一対の開口を形成する工程と、
前記一対の開口から露出する半導体基板の表面に、選択成長半導体層を形成する工程と、
前記選択的にエッチングされた絶縁膜パターンを除去し、且つ、前記素子分離絶縁膜を、前記所定厚み以上である所定深さまでエッチング除去する工程と、
前記絶縁膜パターンが除去されて露出した半導体基板の表面部分と、前記選択成長半導体層の少なくとも一部の表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体基板の表面部分と前記選択成長半導体層の縁部とに対向するゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板及び選択成長半導体層がそれぞれシリコン基板及びシリコン層であり、前記絶縁膜パターンがシリコン窒化膜である、請求項３に記載の半導体装置の製造方法。
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