TW201806156A - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明提供一種半導體結構及其製作方法。該半導體結構包含一鰭狀結構，位於一基底上，以及一隔離結構，位於該鰭狀結構中。該隔離結構包含一溝渠，具有一圓化的頂角、一上部和一凹面的上側壁、一下部和一筆直的下側壁。一第一介電層，填充該溝渠的該下部並且具有一凹面的上表面。一第二介電層，覆蓋該溝渠的該上側壁和該頂角，以及該第一介電層的該上表面。

Description

半導體結構及其製作方法
本發明是關於一種半導體結構及其製作方法，特別是一種半導體結構的隔離結構及其製作方法。
先進半導體技術中，鰭狀場效電晶體（fin field effect transistor，Fin FET）已取代平面式（planar）場效電晶體，成為主流發展趨勢。一般而言，製作鰭狀場效電晶體的第一步，是利用例如顯影暨蝕刻製程(photolithograph-etching process, PEP)等圖案化製程，根據布局圖案，在半導體基底上形成溝渠以定義出鰭狀結構(fin structure)。接著，再於溝渠中填入絕緣材料，完成各鰭狀結構之間的絕緣。後續，形成跨越鰭狀結構的閘極，被閘極覆蓋的鰭狀結構區域，即為元件的通道區。為了增加元件效能，會於閘極兩側的鰭狀結構中形成應變矽(strained silicon)，作為元件的源/汲極區。隨著元件尺寸的微縮，鰭狀結構的尺寸和彼此的間隙(pitch)也越來小。為了得到更好的顯影解析度並減少蝕刻負載效應而導致的變形，多重圖案化(multiple patterning)技術，例如顯影-蝕刻-顯影-蝕刻(photolithography-etch-photolithography-etch, 2P2E)、顯影-顯影-蝕刻(photolithography-photolithography-etch, 2P1E)或側壁子自對準雙圖案法（spacer self-aligned double-patterning, SADP）等，已被提出並且被廣泛利用。例如，如第1圖所示，先利用第一次圖案化，在基底1中定義出鰭狀結構陣列10，其中包含複數條往同一方向延伸並且緊密排列的鰭狀結構，彼此之間由溝渠20隔離。然後進行第二次圖案化，例如移除部分虛置鰭狀結構10a和10b，形成較大尺寸的溝渠21。再利用第三次圖案化，例如形成溝渠22、24、26，以將連續的鰭狀結構區分成不連續的區段(或區塊)。經過上述過程將鰭狀結構陣列10區分成所需的區段(或區塊)後，再將介電材料填入溝渠20、21、22、24、26中並進行平坦化，形成隔離結構。藉由上述多重圖案化方法形成的鰭狀結構，具有較均勻的尺寸以及平整的剖面形狀，因此較不易受光學鄰近效應(optical proximity effect, OPE)而產生變窄或退縮的端點，或者圖案密度不同時仍可具有相近的剖面輪廓。
然而，為了實現較緊密的布局，溝渠的寬度可能越來越小。對於用來切斷連續鰭狀結構的溝渠24，越小的寬度使得相對的端點，例如10c和10d，更加靠近，導製後續成長於端點的磊晶容易橋接在一起，造成位於溝渠24兩側的元件發生短路。另外，同樣為了實現較緊密的布局，源/汲極接觸插塞(S/D contact)的位置可能更靠近鰭狀結構的端點，但端點的磊晶常存在晶面缺陷(facet defect)，導致與源/汲極接觸插塞之間的不良接觸。
因此，本領域仍需要一種改良的的隔離結構，用於將連續的鰭狀結構區分成數個區段，不僅具有較小的寬度以實現較緊密的布局，還可避免鰭狀結構端點的磊晶橋接以及改善位於端點的接觸插塞的良率。
本發明一方面提供一種半導體結構，包含一鰭狀結構，位於一基底上。一隔離結構，位於該鰭狀結構中，該隔離結構包含一溝渠，包含一圓化的頂角，一上部，具有凹面的上側壁，一下部，具有筆直的下側壁。一第一介電層，填充該溝渠的該下部並且具有一凹面的上表面。一第二介電層，覆蓋該溝渠的該上側壁和該頂角，以及該第一介電層的該上表面。
根據本發明一實施例，該第二介電層被夾在該閘極體、該第一介電層的該上表面、該溝渠的該頂角以及該上側壁之間，並且於接近該頂角的部分具有一喙狀輪廓。
根據本發明另一實施例，該半導體結構另包含一閘極體，位於該鰭狀結構上，對準並完全覆蓋該溝渠、一側壁子，位於該閘極體的相對兩側壁上，以及一閘極介電層，位於該側壁子與該鰭狀結構之間。其中，該閘極體填入該溝渠的該上部，其底面低於該鰭狀結構50至100埃(Å)。
本發明另一方面提供一種半導體結構的製作方法，步驟包含於一基底上形成一鰭狀結構，接著於該鰭狀結構中形成一溝渠，具有一頂角、一上部和一上側壁，一下部和一下側壁，然後形成一第一介電層，填充該溝渠的該下部，再形成一第二介電層，覆蓋該溝渠的該頂角和該上側壁，以及該第一介電層的一上表面。其中，該溝渠的該頂角為一圓化的頂角，該上側壁為一凹面的上側壁，該下側壁為一筆直的下側壁，該第一介電層的該上表面為一凹面。
根據本發明一實施例，該第二介電層接近該頂角的部分具有一喙狀輪廓。
在下面的描述中，已提供許多具體細節以便徹底理解本發明。然而，很明顯，對本領域技術人員而言，本發明還是可以在沒有這些具體細節的情況下實施。此外，一些公知的系統配置和製程步驟沒有被鉅細靡遺的披露出來，因為這些應是本領域技術人員所熟知的。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
請參考第2(a)圖至第2(c)圖，其中，第2(a)圖為頂視圖，第2(b)圖為沿著第2(a)圖中A-A’切線的剖面示意圖，第2(c)圖為沿著第2(a)圖中B-B’切線的剖面示意圖。雖然A-A’切線為沿著鰭狀結構104延伸方向的剖面示意圖，但本領域技術人員應可理解，此一溝渠120係可同時延伸至鰭狀結構102、106，因此接下來的說明與附圖，同樣可用來說明鰭狀結構102、106沿其延伸方向的剖面結構。
首先，提供一基底100，例如矽基底、含矽基底，或矽覆絕緣（silicon-on-insulator, SOI）基底，並依序在基底100上形成氧化矽墊層132、氮化矽墊層134以及另一氧化矽墊層136。接著，於基底100中形成複數條互相平形的鰭狀結構102、104、106以及鰭間溝渠110，沿著鰭狀結構102、104、106的延伸方向包圍該鰭狀結構。如第2(a)圖和第2(c)圖所示，鰭狀結構104與相鄰的鰭狀結構102、106是由溝渠110隔離開。如第2(a)圖和第2(b)圖所示，溝渠120位於鰭狀結構102、104、106以及鰭間溝渠110中，並與鰭狀結構102、104、106的延伸方向垂直，分別將鰭狀結構102、104、106區分成至少兩個區段。
可直接使用顯影暨蝕刻製程(PEP)等圖案化製程，以利用硬遮罩層作為蝕刻硬遮罩，蝕刻基底100形成鰭間溝渠110來定義出鰭狀結構102、104、106，或者，可進一步採用多重圖案化(multiple patterning)技術，包含間距微縮技術、側壁圖案轉移（sidewall image transfer，SIT）技術等，以完成更緊密排列的鰭狀結構圖案。為了簡化說明，上述圖案化過程在此並不贅述。接著，進行一鰭狀切割(fin cut)製程，例如單擴散隔離(single diffusion break, SDB)製程，於鰭狀結構102、104、106中形成溝渠120，分別將各鰭狀結構102、104、106隔離成至少兩個區段。鰭狀切割製程前，可包含先塗佈有機平坦層(organic planarization layer, OPL)或有機介電層(organic dielectric layer , ODL)於基底100上，填滿鰭間溝渠110並覆蓋鰭狀結構102、104、106，然後再進行另一次圖案化製程，於預定位製形成溝渠120。根據本發明一實施例，溝渠120的深度d2與鰭間溝渠110的深度d1與大致相同。根據本發明一實施例，溝渠120的寬度w2可小於或等於鰭間溝渠110的寬度w1。
第3圖至第5圖同樣為沿著第2(a)圖中A-A’切線的剖面示意圖，用來說明鰭狀結構104於後續各製作階段中，沿其延伸方向的剖面結構。
請參考第3圖。接著，可先選擇性形成一包含氧化矽或氮化矽的襯層(liner)，再全面性地形成第一介電材料層140，例如氧化矽，覆蓋鰭狀結構104並填滿溝渠120。須注意的是，雖然第3圖並未繪示，但本領域技術人員應可理解，各鰭間溝渠110同時也被第一介電材料層140填滿。根據本發明一實施例，可利用流動式化學氣相沈積（flowable chemical vapor deposition，FCVD）製程形成第一介電材料層140，其具有優良的溝渠填充(gap filling)能力，可填充高深寬比(aspect ratio)的溝渠。後續，進行一退火製程142，使第一介電材料層140固化與致密化。根據所述實施例，退火製程142進行時，存在於第一介電材料層140中的氧，會進一步氧化與其接觸的基底100材料，形成一沿著溝渠120底部、側壁並延伸至頂角的氧化物層144。如第3圖所示，退火製程142後，溝渠120會具有圓化的頂角124以及向外(向基底)擴張的側壁122，並且具有包含氧化物層144厚度的寬度w2’以及深度d2’。
請參考第4圖。接著，利用化學機械研磨（chemical mechanical polishing，CMP）或回蝕刻製程，移除溝渠120外多餘的第一介電材料層140直到暴露出鰭狀結構104上的氧化矽墊層136，再依續移除氧化矽墊層136和氮化矽墊層134，剩下的氧化矽墊層132可用來當作一緩衝層，並使得溝渠120中的第一介電材料層140形成微高於鰭狀結構104上表面的第一介電層146。後續，進行離子植入製程150，將預定劑量及種類的摻雜植入鰭狀結構104中，形成井區152。根據本發明一實施例，溝渠120的深度d2’可大於或等於井區152的深度。
請參考第5圖。接著，進行一回蝕刻製程移除部分第一介電層146，使第一介電層146僅填充溝渠120的下部120b，暴露出溝渠120的上部120a。根據本發明一實施例，氧化矽墊層132以及位於頂角124和上部120a的上側壁126的氧化物層144，也會在回蝕刻製程中被移除，同時暴露出鰭狀結構104上表面、溝渠120頂角124和上側壁126。接著，利用例如原子層沉積法(ALD)，形成一閘極介電層160，例如氧化矽，共形地覆蓋鰭狀結構104上表面、第一介電層146的上表面148，以及溝渠120的頂角124和上側壁126。根據所述實施例，利用原子層沉積法形成閘極介電層160，可避免位於溝渠120的頂角124和上側壁126的基底100被氧化而耗損。
請參考第6(a)圖和第6(b)圖。第6(a)圖為頂視圖，第6(b)圖為沿著第6(a)圖中A-A’切線的剖面示意圖。在形成閘極介電層160之後，接著，形成閘極結構170和180，跨越鰭狀結構102、104、106並與鰭狀結構102、104、106的長度延伸方向垂直，其中，閘極結構170包含閘極體172及側壁子174，位於溝渠120上並完全覆蓋溝渠120。閘極結構180包含閘極體182及側壁子184，各分別位於溝渠120兩側的鰭狀結構104上。根據本發明一實施例，形成閘極結構170、180的步驟包含沉積一閘極體材料層，例如多晶矽(poly silicon)或非晶相矽(amorphous silicon)，全面性地覆蓋鰭狀結構102、104、106，然後進行平坦化及圖案化步驟形成閘極體172、182，再於閘極體172、182的相對側壁上形成側壁子174、184，例如氧化矽或氮化矽側壁子。如第6(b)圖所示，閘極體172對準並完全覆蓋溝渠120，並且填入溝渠120的上部120a。換句話說，溝渠120兩側的鰭狀結構104的端點，均被閘極體172覆蓋，並未暴露出來。閘極介電層160位於閘極體172、第一介電層146的上表面148、溝渠120的頂角124以及上側壁126之間，而約略具有一倒Ω形狀。根據本發明一實施例，閘極體172的寬度w3可大於或等於溝渠120的寬度w2’。根據本發明一實施例，閘極體172具有一低於鰭狀結構104的上表面50至100埃(Å)的底面，其中，覆蓋溝渠120上側壁126的閘極介電層會位於於覆蓋下側壁128的氧化物層144之上，並且切齊氧化物層144。
第7圖至第11圖同樣為沿著第6(a)圖中A-A’切線的剖面示意圖，用來說明鰭狀結構104於後續各製作階段中，沿其延伸方向的剖面結構。
請參考第7圖。接著，在閘極結構170和180兩側的鰭狀結構104中形成磊晶層190，後續作為元件的源/汲極區192。可利用閘極結構170和180作為自對準結構，於其兩側的鰭狀結構104中蝕刻出凹槽，然後利用磊晶成長製程於凹槽中形成磊晶層190。可在磊晶成長時就加入摻雜(doping)，或磊晶成長後再植入摻雜，使得磊晶層190具有適當的摻雜種類及濃度，作為元件的源/汲極區192。根據本發明一實施例，源/汲極區192鄰近溝渠120的上側壁126但不直接接觸。源/汲極區192具有低於該第一介電層146的上表面148的底面。如第7圖所示的實施例，在進行磊晶成長前，藉由重新形成的氧化物介電層160，和形成閘極體172完全覆蓋並填滿溝渠120的上部120a，可有效避免磊晶成長時，溝渠120兩側的磊晶層190發生橋接。另外，也藉由以閘極結構170作為自對準結構於鰭狀結構104中形成凹槽，使得凹槽可與溝渠120的側壁122保持一定距離，溝渠120的側壁122並不會自凹槽暴露出來而對磊晶成長造成影響，產生晶面缺陷。值得注意的是，本發明以單一閘極結構170完全覆蓋溝渠120，可使其兩側的閘極結構180之間具有較緊密的間距P1，實現較小的佈局面積。
請參考第8圖。接著，於基底100上形成接觸蝕刻停止層210以及層間介電層220，全面性地覆蓋源/汲極區192以及閘極結構170、180，然後進行平坦化步驟，移除部分的接觸蝕刻停止層210與層間介電層220，曝露出閘極結構170、180的頂面。
第9圖至第10圖說明後續進行一取代金屬閘極製程 (replacement metal gate, RMG)，製作金屬閘極結構。
請參考第9圖。自閘極結構170、180的頂面移除閘極體172、182，形成閘極溝渠176、186，暴露出部分閘極介電層160。接著，可利用例如化學氧化物移除(chemical oxide removal, COR)製程移除暴露的閘極介電層160。值得注意的是，進行化學氧化物移除製程時，部分溝渠120的頂角124、上側壁126，以及第一介電層146的上表面148也會受到蝕刻，而變成圓化的頂角124’、凹面的上側壁126’和凹面的上表面148’，自閘極溝渠176暴露出來。根據本發明一實施例，源/汲極區192與上側壁126’之間仍保有一間距，並不直接接觸，並且源/汲極區192的底面仍低於該第一介電層146的上表面148’。根據本發明一實施例，側壁子174與鰭狀結構104之間的閘極介電層160，其暴露於閘極溝渠176底部的端點也會受到部份蝕刻而往後退縮，因此形成底切(undercut)162，其位於側壁子174的內側壁(閘極溝渠176的側壁)底部。
請參考第10圖。接著，可利用熱氧化製程，於鰭狀結構104、頂角124’和上側壁126’形成一介面層310，例如氧化矽。然後，再形成一高介電常數介電層320，共形地覆蓋介面層310、第一介電層146的上表面148’ ，和閘極溝渠176、186的側壁。後續，再形成一金屬閘極體330，填充閘極溝渠176、186以及溝渠120的上部120a，完成金屬閘極結構178、188。填充於閘極溝渠176以及上部120a的金屬閘極體330，具有一低於鰭狀結構104上表面50至100埃(Å)的底面。在本發明一實施例中，金屬閘極結構178可以是不與外部電連接的虛置閘極(dummy gate)，或是連接到其他鰭式場效電晶體的閘極，又或是與外部電連接的區域內連線(local inter-connect)結構。金屬閘極結構178與鰭狀結構104中的第一介電層146、介面層310以及高介電常數介電層320形成一單擴散隔離結構(single diffusion break isolation)。
如第10圖所示的實施例，本發明提供的半導體結構，包含一位於鰭狀結構104中的溝渠120，以及一對準於溝渠的金屬閘極結構178，位於溝渠120上。溝渠120的上部120a由金屬閘極體330填充，並且具有凹面的上側壁126’。溝渠120的下部120b由第一介電層146填充，並且具有的筆直的下側壁128。溝渠120還具有圓化的頂角124’，與凹面的上側壁126’以及筆直的下側壁128共同構成本發明特徵之一的溝渠120側壁122’。介面層310以及高介電常數介電層320覆蓋溝渠120的頂角124’和上側壁126’，並介於金屬閘極體330、第一介電層146的凹面上表面148’、溝渠120的頂角124’和上側壁126’之間，其中，高介電常數介電層320往上延伸至金屬閘極體330與側壁子174之間。值得注意的是，介面層310及/或高介電常數介電層320，會沿著閘極介電層160的底切162延伸至側壁子174底部，使得介面層310及/或高介電常數介電層320在接近頂角124’以及側壁子174的內側壁底部的部分會具有一喙狀輪廓。
請參考第11圖。後續，再形成另一層間介電層230，覆蓋於層間介電層220以及金屬閘極結構178、188，並形成複數個接觸插塞410、420，分別與源/汲極區192和金屬閘極結構188電連接。
本發明提供的隔離結構及其製作方法，可將連續的鰭狀結構區分成數個區段，後續再根據布局設計，製作成個別的鰭狀場效電晶體。該隔離結構不僅具有較小的寬度，可實現較緊密的布局，還可避免鰭狀結構端點的磊晶橋接缺陷，同時也可避免磊晶成長時產生晶面缺陷，改善接觸插塞的良率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧基底
10‧‧‧鰭狀結構陣列
10a、10b‧‧‧虛置鰭狀結構
10c、10d‧‧‧端點
20、21、22、24、26‧‧‧溝渠
100‧‧‧基底
102、104、106‧‧‧鰭狀結構
110‧‧‧鰭間溝渠
120‧‧‧溝渠
120a‧‧‧上部
120b‧‧‧下部
122、122'‧‧‧側壁
124、124'‧‧‧頂角
126、126'‧‧‧上側壁
128‧‧‧下側壁
132‧‧‧氧化矽墊層
134‧‧‧氮化矽墊層
136‧‧‧氧化矽墊層
140‧‧‧第一介電材料層
142‧‧‧退火製程
144‧‧‧氧化物層
146‧‧‧第一介電層
148、148'‧‧‧上表面
150‧‧‧離子植入製程
152‧‧‧井區
160‧‧‧閘極介電層
162‧‧‧底切
170、180‧‧‧閘極結構
172、182‧‧‧閘極體
174、184‧‧‧側壁子
176、186‧‧‧閘極溝渠
178、188‧‧‧金屬閘極結構
190‧‧‧磊晶層
192‧‧‧源/汲極區
210‧‧‧接觸蝕刻停止層
220‧‧‧層間介電層
310‧‧‧介面層
320‧‧‧高介電常數介電層
330‧‧‧金屬閘極體
230‧‧‧層間介電層
410、420‧‧‧接觸插塞
w1、w2 、w2'、w3‧‧‧寬度
d1、d2、d2'‧‧‧深度
P1‧‧‧間距
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。 第1為頂視圖，說明利用多重圖案化(multiple patterning)技術，製作鰭狀結構的區塊或區段。 第2圖至第11圖為根據本發明一實施例，製作半導體結構的步驟示意圖，其中: 第2圖為該半導體結構，於形成鰭狀結構及溝渠後的視意圖，其中，第2(a)圖為頂視圖，第2(b)圖為沿著第2(a)圖中A-A’切線的剖面示意圖，第2(c)圖為沿著第2(a)圖中B-B’切線的剖面示意圖； 第3圖為該半導體結構於形成第一介電材料層的剖面示意圖； 第4圖為該半導體結構於移除部分第一介電材料層以及墊層，並形成井區的剖面示意圖； 第5圖為該半導體結構於形成僅填充溝渠下部的第一介電層，以及形成閘極介電層後的剖面示意圖； 第6圖為該半導體結構於形成閘極結構後的示意圖，其中，第6(a)圖為頂視圖，第6(b)圖為沿著第6(a)圖中A-A’切線的剖面示意圖； 第7圖為該半導體結構於形成源/汲極區後的剖面示意圖； 第8圖為該半導體結構於形成接觸蝕刻停止層以及層間介電層後的剖面示意圖； 第9圖為該半導體結構於形成閘極溝渠後的剖面示意圖； 第10圖為該半導體結構於形成介面層、高介電常數介電層以及金屬閘極體後的剖面示意圖；以及 第11圖為該半導體結構於形成接觸插塞之後的剖面示意圖。
100‧‧‧基底
120a‧‧‧上部
120b‧‧‧下部
122'‧‧‧側壁
124'‧‧‧頂角
126'‧‧‧上側壁
128‧‧‧下側壁
146‧‧‧第一介電層
148'‧‧‧上表面
152‧‧‧井區
174、184‧‧‧側壁子
178、188‧‧‧金屬閘極結構
190‧‧‧磊晶層
192‧‧‧源/汲極區
210‧‧‧接觸蝕刻停止層
220‧‧‧層間介電層
310‧‧‧介面層
320‧‧‧高介電常數介電層
330‧‧‧金屬閘極體

Claims (21)

  1. 一種半導體結構，包含: 一鰭狀結構，位於一基底上； 一隔離結構，位於該鰭狀結構中，其中該隔離結構包含: 一溝渠，包含一圓化的頂角，一上部，具有凹面的上側壁，一下部，具有筆直的下側壁；以及 一第一介電層，填充該溝渠的該下部，並且具有一凹面的上表面；以及 一第二介電層，覆蓋該溝渠的該上側壁和該頂角，以及該第一介電層的該上表面。
  2. 如申請專利範圍第1項所述的半導體結構，其中該第二介電層接近該頂角的部分具有一喙狀輪廓。
  3. 如申請專利範圍第1項所述的半導體結構，另包含一鰭間溝渠，沿著該鰭狀結構的延伸方向包圍該鰭狀結構。
  4. 如申請專利範圍第3項所述的半導體結構，其中該溝渠與該鰭間溝渠具有相同的深度。
  5. 如申請專利範圍第1項所述的半導體結構，另包含: 一閘極體，位於該鰭狀結構上，對準並完全覆蓋該溝渠； 一側壁子，位於該閘極體的相對兩側壁上；以及 一閘極介電層，位於該側壁子與該鰭狀結構之間。
  6. 如申請專利範圍第5項所述的半導體結構，其中該閘極體填入該溝渠的該上部，該第二介電層位於該閘極體、該第一介電層的該上表面、該溝渠的該頂角和該上側壁之間。
  7. 如申請專利範圍第6項所述的半導體結構，其中該閘極體的一底面低於該鰭狀結構50至100埃(Å)。
  8. 如申請專利範圍第5項所述的半導體結構，其中該閘極體包含金屬，該第二介電層為多層結構，包含一介面層以及一高介電常數介電層。
  9. 如申請專利範圍第8項所述的半導體結構，其中該介面層覆蓋該溝渠的該頂角和該上側壁，該高介電常數介電層覆蓋該介面層以及該第一介電層的該上表面。
  10. 如申請專利範圍第8項所述的半導體結構，其中該高介電常數介電層延伸至該閘極體與該側壁子之間。
  11. 如申請專利範圍第1項所述的半導體結構，另包含一源/汲極區，位於該鰭狀結構中並鄰近該溝渠，其中該源/汲極區的一底面低於該第一介電層的該上表面。
  12. 一種製作半導體結構的方法，包含: 於一基底上形成一鰭狀結構； 於該鰭狀結構中形成一溝渠，具有一頂角、一上部和一上側壁，一下部和一下側壁； 形成一第一介電層，填充該溝渠的該下部；以及 形成一第二介電層，覆蓋該溝渠的該頂角和該上側壁，以及該第一介電層的上表面。
  13. 如申請專利範圍第12項所述的製作半導體結構的方法，其中該溝渠的該頂角為一圓化的頂角，該上側壁為一凹面的上側壁，該下側壁為一筆直的下側壁，該第一介電層具有一凹面上表面。
  14. 如申請專利範圍第13項所述的製作半導體結構的方法，其中該第二介電層接近該頂角的部分具有一喙狀輪廓。
  15. 如申請專利範圍第12項所述的製作半導體結構的方法，其中於該基底上形成該鰭狀結構包含: 形成一鰭間溝渠，沿著該鰭狀結構的延伸方向包圍該鰭狀結構。
  16. 如申請專利範圍第15項所述的製作半導體結構的方法，其中該溝渠與該鰭間溝渠具有相同的深度。
  17. 如申請專利範圍第12項所述的製作半導體結構的方法，其中形成該第一介電層包含 形成一第一介電材料層並進行一退火製程。
  18. 如申請專利範圍第12項所述的製作半導體結構的方法，其中形成該第一介電層之後另包含: 形成一閘極介電層，共形地覆蓋該鰭狀結構、該溝渠的該頂角、該上側壁以及該第一介電層的該上表面； 形成一閘極體，位於該閘極介電層上，對準並完全覆蓋該溝渠；以及 形成一側壁子，位於該閘極體的相對兩側壁上。
  19. 如申請專利範圍第18項所述的製作半導體結構的方法，其中形成該第二介電層的步驟包含: 移除該閘極體，形成一對準該溝渠的閘極溝渠，暴露出部分該閘極介電層； 移除該閘極介電層，暴露出該溝渠的該頂角、該上側壁以及該第一介電層的該上表面； 形成一介面層，覆蓋該頂角以及該上側壁；以及 形成一高介電常數介電層，覆蓋該介面層以及該第一介電層的該上表面。
  20. 如申請專利範圍第18項所述的製作半導體結構的方法，其中形成該第二介電層之後另包含: 形成一金屬閘極體，填充該閘極溝渠以及該溝渠的該上部，其中該金屬閘極體的一底面低於該鰭狀結構50至100埃(Å)。
  21. 如申請專利範圍第12項所述的製作半導體結構的方法，另包含形成一源/汲極區，位於該鰭狀結構中並鄰近該溝渠。
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