TWI518792B - 半導體製程 - Google Patents

Description

半導體製程

本發明是有關於一種半導體製程，且特別是有關於一種鰭狀場效電晶體(fin-type field effect transistor,FinFET)的製造方法。

隨著半導體製程技術的快速發展，為了增進元件的速度與效能，整個電路元件的尺寸必須不斷縮小，並持續不斷地提升元件的積集度(degree of integration)。一般而言，在半導體均趨向縮小電路元件的設計發展下，電晶體的通道區長度亦具有逐漸縮短的趨勢，以加快元件的操作速度。然而，如此容易造成電晶體產生嚴重漏電流(leakage current)、短通道效應(short channel effect)以及導通電流(turn-on current)下降等問題。

因此，為了克服上述問題，近年來業界提出多重閘極(multigate)結構，其係利用閘極將通道區包夾起來，使得整個通道區皆受到閘極電場之影響，而得以增加元件之導通電流，並減少漏電流。

本發明提供一種半導體製程，可縮小圖案線寬並同時確保圖案轉移的精確性。

本發明提出一種半導體製程，其包括下列步驟。於基底上形成多個虛擬圖案(dummy pattern)。於基底上順應性地形成罩幕材料層，以覆蓋虛擬圖案，其中罩幕材料層與虛擬圖案具有不同的蝕刻率。移除部分罩幕材料層，以於各虛擬圖案的側壁上形成罩幕層，其中罩幕層的上表面與虛擬圖案的上表面實質上為共平面。移除虛擬圖案。以罩幕層作為罩幕，移除部分基底，以於基底中形成交替排列的多個鰭狀結構及多個溝渠。移除罩幕層。

在本發明之一實施例中，上述形成罩幕層的方法包括對罩幕材料層實質上平行於水平面的表面進行改質處理，使罩幕材料層具有改質部分及未改質部分；以及移除改質部分。

在本發明之一實施例中，上述之改質處理包括垂直離子植入製程。垂直離子植入製程例如是於改質部分植入碳離子。

在本發明之一實施例中，上述形成罩幕層的方法包括下列步驟。於相鄰兩虛擬圖案之間的罩幕材料層上形成光阻層，至少暴露出位於虛擬圖案上的部分罩幕材料層。以光阻層作為罩幕，移除部分罩幕材料層，以暴露出虛擬圖案的頂表面。以光阻層作為罩幕，對暴露出的罩幕材料層表面進行改質處理，使罩幕材料層具有改質部分及未改質部分，其中改質部分及未改質部分具有不同的蝕刻率。以改質部分作為罩幕，移除光阻層及其下方之部分罩幕材料層。

在本發明之一實施例中，上述之改質處理包括氧化處理。氧化處理例如是進行氧電漿製程或氧離子植入製程。

在本發明之一實施例中，上述在形成罩幕材料層之前，更包括於虛擬圖案上分別形成硬罩幕層，且罩幕材料層覆蓋硬罩幕層。

在本發明之一實施例中，上述形成罩幕層的方法包括下列步驟。於相鄰兩虛擬圖案之間的罩幕材料層上形成介電層，介電層的頂面高度與位於虛擬圖案上的罩幕材料層的頂面高度實質上等高。移除位於虛擬圖案上之部分罩幕材料層及部分介電層，以暴露出虛擬圖案的頂表面。以剩餘的介電層作為罩幕，對暴露出的罩幕材料層表面進行改質處理，使罩幕材料層具有改質部分及未改質部分，其中改質部分及未改質部分具有不同的蝕刻率。以改質部分作為罩幕，移除介電層及其下方之部分罩幕材料層。

在本發明之一實施例中，上述之改質處理包括氧化處理。氧化處理例如是進行氧電漿製程或氧離子植入製程。

在本發明之一實施例中，上述在形成罩幕材料層之前，更包括於虛擬圖案上分別形成硬罩幕層，且罩幕材料層覆蓋硬罩幕層。

在本發明之一實施例中，上述之基底為塊狀(bulk)基底。半導體製程更包括於溝渠中形成多個隔離結構，且隔離結構的頂表面低於鰭狀結構的頂表面。

在本發明之一實施例中，上述之基底包括底層、絕緣層以及主體層，絕緣層配置於底層與主體層之間。形成鰭狀結構的方法包括以罩幕層作為罩幕，移除部分主體層，而暴露出部分絕緣層。

在本發明之一實施例中，半導體製程更包括於基底上形成覆蓋鰭狀結構之閘極。

在本發明之一實施例中，半導體製程於各鰭狀結構的末端分別形成源極及汲極。

基於上述，本發明之半導體製程在虛擬圖案的側壁上形成罩幕層，因此可藉由控制罩幕材料層的沈積膜厚，來縮小罩幕層的圖案線寬。再者，形成於虛擬圖案側壁上之罩幕層的上表面與虛擬圖案的上表面實質上共平面，因此罩幕層具有良好的圖案輪廓，而能夠確保利用此罩幕層轉移至鰭狀結構的圖案精確性。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明之半導體製程可用於形成鰭狀場效電晶體(FinFET)結構。鰭狀場效電晶體例如是使一個或多個鰭狀結構(fin)在電晶體的源極區與汲極區之間延伸，並使閘極跨越鰭狀結構而形成。而且，藉由鰭狀結構與閘極接觸的表面區域可決定鰭狀場效電晶體的有效通道(effective channel)。

以三閘極(tri-gate)架構為例，鰭狀場效電晶體的通道除了位於鰭狀結構的頂表面部分之外，更包括位於鰭狀結構的側壁部分，因而能夠大幅增加通道寬度。一般而言，由於電晶體的驅動電流與通道寬度成正比，因此可提升鰭狀場效電晶體的驅動電流。如此一來，相較於平面電晶體，鰭狀場效電晶體具有增加的通道寬度，因而在積體電路中可利用較小的晶片區域並獲得更高的驅動電流。

接下來將以剖面圖的方式一一說明本發明之實施例。須注意的是，以下所述之流程主要是為了詳細說明本發明之半導體製程在實際應用於鰭狀場效電晶體中形成鰭狀結構(fin)的方法，以使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。至於電晶體中的其它構件、配置位置及形成方式等，均可依所屬技術領域中具有通常知識者所知的技術製作，而不限於下述實施例所述。

第一實施例

圖1A至圖1F是依照本發明第一實施例之半導體製程的剖面示意圖。圖1G為圖1F所示之結構佈局上視的示意圖，為簡化圖式，其中僅繪示出鰭狀結構、閘極、源極、汲極等主要構件。

請參照圖1A，提供基底100，其例如是塊狀(bulk)晶圓。須注意的是，雖然圖1A是以塊狀晶圓為例來進行說明，但在其他實施例中，基底100亦可置換為絕緣層上覆矽(silicon on insulator,SOI)晶圓。構成基底100的材料可選自於由矽、摻雜鍺的矽(Ge-doped Si)、摻雜碳的矽(C-doped Si)、矽化鍺(SiGe)、鍺(Ge)以及三五族半導體(如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化銦(InAs)、銻化鎵(GaSb)、磷化銦(InP))所組成之群組。接著，選擇性地於基底100上形成墊層102，用以增加隨後形成之虛擬圖案104的附著力。墊層102的材料例如是氧化矽，其形成方法可採用熱氧化法或化學氣相沈積。

之後，於墊層102上形成多個虛擬圖案104。虛擬圖案104例如是彼此平行排列且沿著垂直於圖面的方向D1延伸之條狀圖案。虛擬圖案104的材料可選用未經摻雜或經摻雜的多晶矽、氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽(SiCN)、氮化硼(BN)、低介電常數材料(low K)、超低介電常數材料(ultra low-K,ULK)或其他的含碳材料等。虛擬圖案104的形成方法可以是先在墊層102上形成上述材料膜層後，再利用微影、蝕刻製程以圖案化光阻層為罩幕來圖案化上述材料膜層。

接著，於基底100上順應性地形成罩幕材料層106，以覆蓋虛擬圖案104、墊層102及基底100。罩幕材料層106的材料例如是未經摻雜或經摻雜的多晶矽、氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽(SiCN)、氮化硼(BN)、低介電常數材料(low K)、超低介電常數材料(ultra low-K,ULK)或其他的含碳材料等。在此說明的是，罩幕材料層106與虛擬圖案104具有不同的蝕刻率，即兩者間具有蝕刻高選擇比。舉例而言，當虛擬圖案104的材料為多晶矽時，則可以選擇以原子層沈積法(atomic layer deposition,ALD)所形成之氮化矽層作為罩幕材料層106，但本發明並不以此為限。

請參照圖1B，對罩幕材料層106實質上平行於水平面的表面進行改質處理T1，而使罩幕材料層106具有改質部分106a與未改質部分106b。改質處理T1可以採用離子植入製程來進行，所植入之離子例如是碳(C)。此外，離子植入製程例如是以0°傾斜角來進行的垂直植入，且至少能夠使位於虛擬圖案104上的部分罩幕材料層106進行改質即可。

請參照圖1C，移除罩幕材料層106的改質部分106a，而剩餘的未改質部分106b則形成罩幕層108。罩幕層108例如是以條狀結構的形式形成於每個虛擬圖案104的兩側壁上，且暴露出虛擬圖案104的頂表面。在一實施例中，罩幕層108的上表面會與虛擬圖案104的上表面實質上為共平面。移除改質部分106a的方法例如是進行非等向性乾式蝕刻製程。

特別說明的是，當利用離子植入製程對罩幕材料層106進行改質處理T1時，由於垂直植入的離子會轟擊到實質上平行於水平面的罩幕材料層106頂部，因而使其結構變得較鬆散。如此一來，在進行乾式蝕刻時，經離子轟擊或經植入碳(C)之改質部分106a的移除速率會遠高於未經離子轟擊之未改質部分106b。因此，在進行乾式蝕刻製程期間，幾乎僅會移除改質部分106a而留下虛擬圖案104兩側壁上的罩幕層108(未改質部分106b)。

請參照圖1D，移除虛擬圖案104，而使墊層102上僅殘留罩幕層108。移除虛擬圖案104的方法例如是進行濕式蝕刻製程，其可以使用包含經稀釋的氫氟酸(DHF)、氨水或氫氧化四甲基銨(TMAH)等的蝕刻液。之後，以罩幕層108作為罩幕，移除暴露的墊層102及部分基底100，而於基底100中形成多個交替排列的鰭狀結構110及溝渠112。在此實施例中，鰭狀結構110及溝渠112例如是彼此平行排列且沿著垂直於圖面的方向D1延伸。移除未被罩幕層108所遮蔽之墊層102及部分基底100的方法例如是進行非等向性之乾式蝕刻法。

請參照圖1E，於溝渠112中形成隔離結構114，且隔離結構114的頂表面低於鰭狀結構110的頂表面。隔離結構114的材料例如是氧化矽。在一實施例中，隔離結構114的形成方法可以先利用化學氣相沈積法形成覆蓋罩幕層108且填滿溝渠112之氧化矽層，接著移除部分氧化矽層直到暴露出鰭狀結構110的上部側壁，其中移除部分氧化矽層例如是依序採用化學機械研磨法(CMP)及乾式回蝕刻法來進行。

請參照圖1F及圖1G，移除罩幕層108及墊層102，而暴露出鰭狀結構110的頂表面。之後，在基底100上形成閘極116。閘極116例如是具有沿著方向D2延伸之條狀圖案，而覆蓋部分鰭狀結構110及隔離結構114。在此實施例中，閘極116的延伸方向D2與鰭狀結構110的延伸方向D1不同，其例如是彼此垂直。閘極116的材料例如是多晶矽、金屬、合金、矽化金屬等導體或上述材料之組合。此外，在閘極116與鰭狀結構110之間更包括形成有閘介電層(未繪示)，且閘介電層的配置及形成方式可依照實際的製程需求加以變化。接著，在鰭狀結構110的兩末端分別形成源極118S及汲極118D，而大致完成鰭狀場效電晶體結構的製作。在一實施例中，為了進一步增加鰭狀場效電晶體的通道寬度，也可以使多個鰭狀結構110的兩末端連結至同一源極及同一汲極。

由於罩幕層108(罩幕材料層106的未改質部分106b)是形成在各虛擬圖案104兩側壁上，因此可藉由控制罩幕材料層106的沈積膜厚，來決定罩幕層108的圖案線寬。換言之，控制罩幕材料層106的沈積條件而減少其膜厚，可以獲得圖案線寬較小的罩幕層108，而利用罩幕層108所定義之鰭狀結構110的線寬也會隨之減小。舉例而言，如圖1C及圖1D所示，當微影製程的極限是30 nm時，利用微影製程來定義各虛擬圖案104的圖案線寬W1則約為30 nm。此時，將罩幕材料層106的沈積膜厚控制在約為20 nm，則可以使形成在虛擬圖案104側壁上的罩幕層108具有約20 nm的圖案線寬W2，因此即可獲得圖案線寬小於光學極限的罩幕層108。如此一來，以罩幕層108作為罩幕所定義的鰭狀結構110也會具有約20 nm的圖案線寬W3，因而可進一步提高元件積集度。

值得一提的是，一般而言，即使是對材料層進行非等向性蝕刻製程，其亦會在其他方向上對材料層造成些許損耗，而影響剩餘材料層的輪廓。因此，若是直接對未經改質處理的罩幕材料層106進行非等向性蝕刻製程，則殘留於虛擬圖案104側壁上的剩餘罩幕材料層則容易形成上部具有圓化現象(rounding)之間隙壁(spacer)結構。後續利用個別圖案線寬不均勻之間隙壁結構作為罩幕層來定義鰭狀結構，通常會導致所形成之鰭狀結構的圖案線寬有顯著變動而影響製程裕度(process window)。然而，在此實施例中，用來定義鰭狀結構110之罩幕層108是預先對罩幕材料層106頂部進行改質處理T1再移除改質部分106a而形成，因此罩幕層108的上部並不會產生類似間隙壁之圓化現象而具有良好的圖案輪廓，可有助於改善轉移至鰭狀結構110的圖案精確性。

第二實施例

圖2A至圖2D是依照本發明第二實施例之半導體製程的剖面示意圖。圖2A主要是繪示接續上述實施例圖1A之後的步驟，且相同的構件則使用相同的標號並省略其說明。

請參照圖2A，於基底100上順應性地形成罩幕材料層106之後，罩幕材料層106會在相鄰虛擬圖案104之間形成有凹陷202。接著，於相鄰兩虛擬圖案104之間的罩幕材料層106上形成光阻層204，且光阻層204至少使位於虛擬圖案104上的罩幕材料層106被暴露出來。詳言之，光阻層204填入罩幕材料層106的凹陷202，且光阻層204的頂面高度與虛擬圖案104的頂面高度例如是約略等高，而使罩幕材料層106實質上平行於水平面的表面被暴露出來。光阻層204的形成方法例如是先於罩幕材料層106上塗佈光阻材料並使光阻材料填滿凹陷202，然後進行回蝕刻製程移除位於凹陷202以外的光阻材料，並控制所形成之光阻層204的頂面高度位置。

請參照圖2B，以光阻層204作為罩幕，移除被暴露出的部分罩幕材料層106。而剩餘的罩幕材料層206暴露出虛擬圖案104的頂表面。在一實施例中，剩餘的罩幕材料層206的上表面會與虛擬圖案104的上表面實質上為共平面。移除部分罩幕材料層106的方法例如是進行乾式或濕式蝕刻製程。

之後，以光阻層204作為罩幕，對暴露出的罩幕材料層206表面進行改質處理T2，而使罩幕材料層206具有改質部分206a與未改質部分206b。值得一提的是，罩幕材料層206的改質部分206a及未改質部分206b具有不同的蝕刻率。在對罩幕材料層206進行改質處理T2的同時，由於光阻層204也會使虛擬圖案104暴露出來，因此虛擬圖案104例如是亦會形成改質部分104a與未改質部分104b。

上述之改質處理T2例如是氧化處理，其可採用氧電漿或氧離子植入來進行。舉例而言，當虛擬圖案104的材料為多晶矽且罩幕材料層206的材料為氮化矽時，則改質部分104a會成為氧化矽且改質部分206a會成為氮氧化矽，但本發明並不以此為限。在一實施例中，對暴露出的罩幕材料層206表面進行改質處理T2可以使用含氧電漿進行氧化處理。在另一實施例中，對暴露出的罩幕材料層206表面進行改質處理T2可以進行垂直式氧離子植入。

請參照圖2C，移除光阻層204，且移除位於光阻層204下方之部分罩幕材料層206(未改質部分206b)。位於各虛擬圖案104兩側壁上之改質部分206a及剩餘的未改質部分206b則形成罩幕層208。罩幕層208的形成方法例如是以改質部分104a及改質部分206a作為罩幕來對暴露出的罩幕材料層206進行乾式蝕刻製程，以移除光阻層204下方之未改質部分206b而暴露出墊層102。

請參照圖2D，移除虛擬圖案104，而使墊層102上僅殘留罩幕層208。移除虛擬圖案104的方法可以使用包含經稀釋的氫氟酸(DHF)、氨水或氫氧化四甲基銨(TMAH)等蝕刻液進行濕式蝕刻製程，且虛擬圖案104的改質部分104a及未改質部分104b例如是在同一步驟中被移除。接著，以罩幕層208作為罩幕，移除暴露的墊層102及部分基底100，而於基底100中形成多個交替排列的鰭狀結構210及溝渠212。然後，於溝渠212中形成隔離結構214，且隔離結構214的頂表面低於鰭狀結構210的頂表面。

在完成圖2D所示之結構之後，移除鰭狀結構210上方之罩幕層208及墊層102，並形成閘極、源極及汲極，即可獲得如圖1F及圖1G所示之鰭狀場效電晶體結構。這些步驟的細節為此領域具有通常知識者可依前述實施例知其應用及變化，故於此不再贅述。

第三實施例

圖3A至圖3D是依照本發明第三實施例之半導體製程的剖面示意圖。圖3A至圖3D所示之製程步驟及順序與圖2A至圖2D所示之方法大致相似，因此相同的構件則使用相同的標號並省略其說明。

請參照圖3A，此實施例所述之方法與第二實施例所述之方法兩者之間的差異主要是在於：在形成罩幕材料層106之前，先於虛擬圖案104上方分別形成多個硬罩幕層302。因此，後續形成之罩幕材料層106例如是覆蓋硬罩幕層302、墊層102及基底100。硬罩幕層302的材料例如是氮化矽或氧化矽。虛擬圖案104及硬罩幕層302的形成方法可以是藉由在墊層102上依序沈積虛擬圖案104的材料及硬罩幕層302的材料之後，再利用微影、蝕刻製程來圖案化上述材料膜層。之後，於相鄰虛擬圖案104之間的罩幕材料層106上形成光阻層204，以至少使位於虛擬圖案104上的罩幕材料層106被暴露出來。

請參照圖3B，以光阻層204作為罩幕，移除被暴露出的部分罩幕材料層106，使剩餘的罩幕材料層306暴露出硬罩幕層302的頂表面。在一實施例中，剩餘的罩幕材料層306的上表面會與硬罩幕層302的上表面實質上為共平面。

之後，以光阻層204作為罩幕，對暴露出的罩幕材料層306表面及硬罩幕層302進行改質處理T2。在經過改質處理T2後，罩幕材料層306會形成改質部分306a與未改質部分306b。在一實施例中，若罩幕材料層306的材料為氮化矽，則改質部分306a則會形成氮氧化矽，因而使得改質部分306a及未改質部分306b是具有不同的蝕刻率。此時，當硬罩幕層302的材料為氮化矽時，經改質的硬罩幕層302a則例如是氮氧化矽；當硬罩幕層302的材料為氧化矽時，經改質的硬罩幕層302a則例如是氧化矽。

請參照圖3C，以改質部分206a及經改質的硬罩幕層302a作為罩幕，移除光阻層204以及位於光阻層204下方之部分罩幕材料層306(未改質部分306b)，而暴露出墊層102。因此，經改質的硬罩幕層302a側壁上之改質部分306a及殘留於虛擬圖案104側壁上之未改質部分306b則形成罩幕層308。

請參照圖3D，移除經改質的硬罩幕層302a及虛擬圖案104，而使墊層102上僅殘留罩幕層308。移除經改質的硬罩幕層302a及虛擬圖案104的方法例如是濕式蝕刻製程，且可在同一步驟中同時移除經改質的硬罩幕層302a及虛擬圖案104。在一實施例中，由於罩幕層308中的改質部分306a與經改質的硬罩幕層302a例如是具有相近的蝕刻率，因此在濕式蝕刻步驟中也可以一併移除改質部分306a，而使墊層102上僅殘留未改質部分306b。

接著，以剩餘的未改質部分306b作為罩幕，移除暴露的墊層102及部分基底100，而於基底100中形成多個交替排列的鰭狀結構310及溝渠312。然後，於溝渠312中形成隔離結構314，且隔離結構314的頂表面低於鰭狀結構310的頂表面。之後，以類似上述方法移除鰭狀結構310上方之剩餘的未改質部分306b及墊層102並形成閘極、源極及汲極，從而獲得鰭狀場效電晶體結構。

第四實施例

圖4A至圖4D是依照本發明第四實施例之半導體製程的剖面示意圖。圖4A至圖4D所示之製程步驟及順序與圖2A至圖2D所示之方法相似，因此相同的構件則使用相同的標號並省略其說明。

請參照圖4A，此實施例所述之方法與第二實施例所述之方法兩者之間的差異主要是在於：本實施例於相鄰虛擬圖案104之間的罩幕材料層106上形成介電層404來取代圖2A之光阻層204。詳言之，介電層404填入罩幕材料層106的凹陷202，且介電層404的頂面高度與位於虛擬圖案104上之罩幕材料層106的頂面高度例如是約略等高，而暴露出罩幕材料層106的頂表面。介電層404的材料例如是氧化矽或其他合適之材料。介電層404的形成方法可先於罩幕材料層106上沈積氧化矽材料並使其填滿凹陷202，然後進行化學機械研磨製程來移除位於凹陷202以外的氧化矽材料，在研磨過程中並以位於虛擬圖案104上之罩幕材料層106的頂面作為研磨中止層。

請參照圖4B，至少移除位於虛擬圖案104上之部分罩幕材料層106，使剩餘的罩幕材料層406暴露出虛擬圖案104的頂表面。移除位於虛擬圖案104上之部分罩幕材料層106的方法例如是以虛擬圖案104的頂面作為研磨中止層進行化學機械研磨製程。在一實施例中，在移除位於虛擬圖案104上之部分罩幕材料層106的期間，部分介電層404亦會同時被移除，因而使得剩餘的罩幕材料層406、介電層404的上表面會與虛擬圖案104的上表面實質上為共平面。

之後，以剩餘的介電層404作為罩幕，對暴露出的罩幕材料層406及虛擬圖案104表面進行改質處理T2。在經過改質處理T2之後，罩幕材料層406會形成改質部分406a與未改質部分406b，虛擬圖案104會形成改質部分104a與未改質部分104b。值得一提的是，當罩幕材料層406的材料為氮化矽時，則改質部分406a會成為氮氧化矽，因而與未改質部分406b具有不同的蝕刻率。此外，當虛擬圖案104的材料為多晶矽時，則改質部分104a會成為氧化矽。

請參照圖4C，以改質部分406a作為罩幕，移除介電層404及其下方之部分罩幕材料層406(未改質部分406b)，而暴露出墊層102。在一實施例中，由於介電層404與虛擬圖案104中的改質部分104a例如是具有相近的蝕刻率，因此在移除介電層404及其下方之部分罩幕材料層406也會一併移除改質部分104a，而暴露出未改質部分104b的頂表面。而殘留於未改質部分104b側壁上之未改質部分406b及改質部分406a則形成罩幕層408。

請參照圖4D，移除虛擬圖案104的未改質部分104b，而使墊層102上僅殘留罩幕層408。之後，以罩幕層408作為罩幕，移除暴露的墊層102及部分基底100，而於基底100中形成多個交替排列的鰭狀結構410及溝渠412。然後，於溝渠412中形成隔離結構414，且隔離結構414的頂表面低於鰭狀結構410的頂表面。接著，以類似前述實施例所述之方法移除鰭狀結構410上方之罩幕層408及墊層102並形成閘極、源極及汲極，從而獲得鰭狀場效電晶體結構。

第五實施例

圖5A至圖5D是依照本發明第五實施例之半導體製程的剖面示意圖。圖5A至圖5D所示之製程步驟及順序與圖2A至圖2D所示之方法相似，因此相同的構件則使用相同的標號並省略其說明。

請參照圖5A，此實施例所述之方法與第二實施例所述之方法兩者之間的差異主要是在於：本實施例是採用絕緣層上覆矽(SOI)基底500來取代圖2A之塊狀基底100。詳言之，基底500例如是主要由底層500a、絕緣層500b以及用以製作元件的主體層500c所構成。絕緣層500b配置於底層500a與主體層500c之間，以減少耗電並提高元件效能。底層500a以及主體層500c的材料例如是相同或不同的半導體材料，其可選自矽、摻雜鍺的矽(Ge-doped Si)、摻雜碳的矽(C-doped Si)、矽化鍺(SiGe)、鍺(Ge)或砷化鎵(GaAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化銦(InAs)、銻化鎵(GaSb)、磷化銦(InP)等三五族半導體。絕緣層500b例如是埋入式氧化層(buried oxide,BOX)，其材料可為氧化矽或是其他絕緣材料。之後，以類似圖2A所述之方式，於主體層500c上依序形成墊層102、虛擬圖案104、罩幕材料層106以及光阻層204。

請參照圖5B，以光阻層204作為罩幕，移除位於虛擬圖案104上之部分罩幕材料層106，並對剩餘的罩幕材料層206表面進行改質處理T2，而形成改質部分206a與未改質部分206b。

請參照圖5C，以改質部分104a及改質部分206a作為罩幕，移除光阻層204及其下方之部分未改質部分206b，而於虛擬圖案104兩側壁上形成罩幕層208。

請參照圖5D，在移除虛擬圖案104之後，以罩幕層208作為罩幕，移除暴露的墊層102及部分主體層500c，而於基底500中形成多個溝渠512並暴露出部分絕緣層500b。經圖案化之主體層500c因而形成與溝渠512交替排列之鰭狀結構510。之後，移除罩幕層208及墊層102，而暴露出鰭狀結構510的頂表面。

特別說明的是，由於在此實施例中是採用絕緣層上覆矽(SOI)基底500，因此在圖案化主體層500c以形成鰭狀結構510之後，不需要在溝渠512中另行形成隔離結構。換言之，如圖5D所示，位於鰭狀結構510下方之絕緣層500b即可作為隔離結構之用。然後，以類似前述實施例所述之方法形成閘極、源極及汲極，而完成鰭狀場效電晶體結構的製作。

須注意的是，雖然第三實施例是以在虛擬圖案上形成硬罩幕層為例且第五實施例是以絕緣層上覆矽(SOI)基底為例來進行說明，但本發明並不限於此。在其他可行之實施例中，也可以進一步在虛擬圖案上形成硬罩幕層，或是將塊狀基底置換成絕緣層上覆矽(SOI)基底。換言之，本發明並未對上述各實施例之間的部分置換或結合加以限制，因而於此技術領域具有通常知識者當可由前述實施例知其變化及應用，故於此不再贅述。

綜上所述，本發明實施例之半導體製程藉由對罩幕材料層表面進行改質處理，而在虛擬圖案的側壁上形成與虛擬圖案上表面共平面之罩幕層。因此，罩幕層的上部並不會產生類似間隙壁之圓化現象，而具有良好的圖案輪廓。如此一來，利用此罩幕層來定義鰭狀結構可獲得較小圖案線寬且不易產生差異，而能夠提升轉移至鰭狀結構的圖案精確性。

此外，本發明之半導體製程能夠輕易地與現有的鰭狀場效電晶體製程相整合，製程簡單且可大幅提升後續形成之元件效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、500．．．基底

102．．．墊層

104．．．虛擬圖案

104a、106a、206a、306a、406a．．．改質部分

104b、106b、206b、306b、406b．．．未改質部分

106、206、306、406．．．罩幕材料層

108、208、308、408．．．罩幕層

110、210、310、410、510．．．鰭狀結構

112、212、312、412、512．．．溝渠

114、214、314、414．．．隔離結構

116．．．閘極

118D．．．汲極

118S．．．源極

202．．．凹陷

204．．．光阻層

302．．．硬罩幕層

404．．．介電層

500a．．．底層

500b．．．絕緣層

500c．．．主體層

D1、D2．．．方向

T1、T2．．．改質處理

W1、W2、W3．．．圖案線寬

圖1A至圖1F是依照本發明第一實施例之半導體製程的剖面示意圖。

圖1G為圖1F所示之結構佈局的上視示意圖。

圖2A至圖2D是依照本發明第二實施例之半導體製程的剖面示意圖。

圖3A至圖3D是依照本發明第三實施例之半導體製程的剖面示意圖。

圖4A至圖4D是依照本發明第四實施例之半導體製程的剖面示意圖。

圖5A至圖5D是依照本發明第五實施例之半導體製程的剖面示意圖。

100．．．基底

102．．．墊層

104．．．虛擬圖案

106．．．罩幕材料層

106a．．．改質部分

106b．．．未改質部分

T1．．．改質處理

Claims (18)

1. 一種半導體製程，包括：於一基底上形成多個虛擬圖案；於該基底上順應性地形成一罩幕材料層，以覆蓋該些虛擬圖案，其中該罩幕材料層與該些虛擬圖案具有不同的蝕刻率；移除部分該罩幕材料層，以於各該些虛擬圖案的側壁上形成一罩幕層，其中該罩幕層的上表面與該些虛擬圖案的上表面實質上為共平面；移除該些虛擬圖案；以該罩幕層作為罩幕，移除部分該基底，以於該基底中形成交替排列的多個鰭狀結構及多個溝渠；以及移除該罩幕層。
2. 如申請專利範圍第1項所述之半導體製程，其中形成該罩幕層的方法包括：對該罩幕材料層實質上平行於水平面的表面進行一改質處理，使該罩幕材料層具有一改質部分及一未改質部分；以及移除該改質部分。
3. 如申請專利範圍第2項所述之半導體製程，其中該改質處理包括一垂直離子植入製程。
4. 如申請專利範圍第3項所述之半導體製程，其中該垂直離子植入製程於該改質部分植入碳離子。
5. 如申請專利範圍第1項所述之半導體製程，其中形成該罩幕層的方法包括：於相鄰兩虛擬圖案之間的該罩幕材料層上形成一光阻層，至少暴露出位於該些虛擬圖案上的部分該罩幕材料層；以該光阻層作為罩幕，移除部分該罩幕材料層，以暴露出該些虛擬圖案的頂表面；以該光阻層作為罩幕，對暴露出的該罩幕材料層表面進行一改質處理，使該罩幕材料層具有一改質部分及一未改質部分，其中該改質部分及該未改質部分具有不同的蝕刻率；以及以該改質部分作為罩幕，移除該光阻層及其下方之部分該未改質部分。
6. 如申請專利範圍第5項所述之半導體製程，其中該改質處理包括一氧化處理。
7. 如申請專利範圍第6項所述之半導體製程，其中該氧化處理包括氧電漿製程或氧離子植入製程。
8. 如申請專利範圍第5項所述之半導體製程，其中在形成該罩幕材料層之前，更包括於該些虛擬圖案上分別形成多個硬罩幕層，且該罩幕材料層覆蓋該些硬罩幕層。
9. 如申請專利範圍第1項所述之半導體製程，其中形成該罩幕層的方法包括：於相鄰兩虛擬圖案之間的該罩幕材料層上形成一介電層，該介電層的頂面高度與位於該些虛擬圖案上的該罩幕材料層的頂面高度實質上等高；移除位於該些虛擬圖案上之部分該罩幕材料層及部分該介電層，以暴露出該些虛擬圖案的頂表面；以剩餘的該介電層作為罩幕，對暴露出的該罩幕材料層表面進行一改質處理，使該罩幕材料層具有一改質部分及一未改質部分，其中該改質部分及該未改質部分具有不同的蝕刻率；以及以該改質部分作為罩幕，移除該介電層及其下方之部分該未改質部分。
10. 如申請專利範圍第9項所述之半導體製程，其中該改質處理包括一氧化處理。
11. 如申請專利範圍第10項所述之半導體製程，其中該氧化處理包括氧電漿製程或氧離子植入製程。
12. 如申請專利範圍第9項所述之半導體製程，其中在形成該罩幕材料層之前，更包括於該些虛擬圖案上分別形成多個硬罩幕層，且該罩幕材料層覆蓋該些硬罩幕層。
13. 如申請專利範圍第1項所述之半導體製程，其中該基底為塊狀基底。
14. 如申請專利範圍第13項所述之半導體製程，更包括於該些溝渠中形成多個隔離結構，且該些隔離結構的頂表面低於該些鰭狀結構的頂表面。
15. 如申請專利範圍第1項所述之半導體製程，其中該基底包括一底層、一絕緣層以及一主體層，該絕緣層配置於該底層與該主體層之間。
16. 如申請專利範圍第15項所述之半導體製程，其中形成該些鰭狀結構的方法包括以該罩幕層作為罩幕，移除部分該主體層，而暴露出部分該絕緣層。
17. 如申請專利範圍第1項所述之半導體製程，更包括於該基底上形成一閘極，該閘極覆蓋該些鰭狀結構。
18. 如申請專利範圍第1項所述之半導體製程，更包括於各該些鰭狀結構的末端分別形成一源極及一汲極。