TWI416634B - 形成積體電路結構的方法 - Google Patents

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Description

形成積體電路結構的方法
本發明係有關於半導體元件的製造方法，特別係關於半導體鰭片及鰭式場效電晶體的製造方法。
隨著積體電路持續的縮小化(down-scaling)及對更快之積體電路運行速度的持續需求，因此，業界發展出所謂的鰭式場效電晶體(FinFET)以獲得更高的驅動電流與更小的尺寸。鰭式場效電晶體具有增加的通道寬度，該通道包含形成於鰭片側壁及上面表的通道。自從電晶體的驅動電流取決於通道的寬度，因此該鰭式場效電晶體的驅動電流可被提昇。
為了最大化該鰭式場效電晶體的通道寬度，該鰭式場效電晶體可包含許多鰭片，該等鰭片之未端係連結至同一源極及同一汲極。在傳統製程步驟中，形成該具有複數鰭片之鰭式場效電晶體的方法包含形成複數彼此平行的鰭片、形成一閘極堆疊於該複數鰭片上、以及對該複數鰭片之未端進行內連結至一源極區域及一汲極區域。此外，對該複數鰭片之未端進行內連結有兩種方式。第一種方式係形成大的接觸栓對該複數鰭片之未端進行連結；另一種方法為，利用磊晶方式成長一半導體材料，因此使得該複數鰭片之未端相連，構成塊狀源極及汲極區域。源極及汲極接觸栓接續形成於該塊狀源極及汲極區域。然而，上述方法之製程成本過高且產量較低。
本發明提供一種形成積體電路結構的方法，包含：提供一半導體基板；提供一第一微影罩幕、一第二微影罩幕、及一第三微影罩幕；形成一第一罩幕層於該半導體基板上，其中該第一罩幕層之一圖案係利用該第一微影罩幕所定義出；藉由該第一罩幕層對該半導體基板進行一第一蝕刻以定義出一主動區域；形成一第二罩幕層於該半導體基板及該主動區域上，其中該第二罩幕層之一圖案係利用該第二微影罩幕所定義出，且該第二罩幕層包含複數彼此平行之罩幕帶；形成一第三罩幕層於該第二罩幕層之，其中該第三罩幕層之一圖案係利用該第三微影罩幕所定義出，且該複數罩幕帶一中央部份係被一該第三罩幕層之開口所曝露出，而該複數罩幕帶之末端部份係被該第三罩幕層所遮蔽；以及，藉由該第三罩幕層之開口對該半導體基板進行一第二蝕刻。
本發明亦提供一種形成積體電路結構的方法，包含：提供一半導體基板；對該半導體基板進行一第一蝕刻以形成第一溝槽，其中該半導體基板之一區域係藉由該第一溝槽定義成一主動區域；將一第一介電材料填入該第一溝槽；形成複數彼此平行之罩幕帶直接於該主動區域之上；以一罩幕層覆蓋該複數罩幕帶之末端部份，其中該複數罩幕帶之一中央部份係未被該罩幕層所覆蓋；藉由該複數罩幕帶之中央部份及該罩幕層對該主動區域進行一第二蝕刻以形成第二溝槽，其中直接位於該複數罩幕帶之中央部份的該部份主動區域形成複數個鰭片(fin)。
本發明還提供一種形成積體電路結構的方法，包含：提供一半導體基板；形成一絕緣層於該半導體基板上；形成一第一硬罩幕於該絕緣層；該第一硬罩幕及該絕緣層進行一第一圖形化步驟以形成複數彼此平行的第一溝槽，其中部份該半導體基板係經由該複數第一溝槽被露出；將一第二硬罩幕填入該複數第一溝槽中；圖形化該第一硬罩幕以露出部份該絕緣層；移除部份由該第一硬罩幕所露出的絕緣層直到露出該半導體基板，形成第二溝槽；移除該第一硬罩幕及該第二硬罩幕；以及，由該半導體基板所露出的部份磊晶生長一半導體材料。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
有關各實施例之製造和使用方式係如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念係依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。本發明提供一新穎的方法來形成具有複數半導體鰭片之鰭式場效電晶體。在本發明實施例中，該製程方法的各階段係被繪示及說明。
以下係透過各種圖示及例式說明本發明較佳實施例的製造過程。在本發明各種不同之各種實施例和圖示中，相同的符號代表相同或類似的元件。此外，當一層材料層是位於另一材料層或基板之上時，其可以是直接位於其表面上或另外插入有其他中介層。
在本發明第一實施例中，係使用三個微影罩幕來形成鰭式場效電晶體之半導體鰭片及源極及汲極區域(之後以源極/汲極區域表示)。該第一微影罩幕係被用來定義出該鰭式場效電晶體之主動區域，其中該主動區域包含該源極/汲極區域及鰭片(半導體鰭片)，用以形成該鰭式場效電晶體之通道區域。該第二微影罩幕係用來定義該鰭片的圖案，而該第三微影罩幕係用來定義該鰭片的邊界。
第1圖至第5B圖係繪示出使用該第一微影罩幕來形成該鰭式場效電晶體之主動區域。請參照第1圖，係為該第一微影罩幕10之示意圖，該第一微影罩幕10包含用以形成該鰭式場效電晶體之主動區域的圖案12，以及用以形成一大間距主動區域之圖案14。該虛線16係指出之後使用第二微影罩幕所形成之圖案的位置。因此，在該第一微影罩幕10中，係不包含該虛線16所指出之圖形。
請參照第2圖，係繪示一具有基板20及形成於其上的膜層之半導體晶片的剖面結構圖，其中光阻32係使用該第一微影罩幕10所形成的。基板20之材質可為半導體材料，例如：矽、鍺矽等，亦可為一塊材基板或是一矽覆絕緣(SOI)基板。接著，形成一硬罩幕30於該基板20上。在一實施例中，該硬罩幕30包含由不同材料所構成的複數膜層。舉例來說，一氮化矽層22可形成於該基板20之上。一墊氧化層(未顯示)可視需要地形成於該基板20及該氮化矽層22之間。一非晶碳層24可形成於該氮化矽層22之上。一電漿加強氧化層26(可例如為使用PECVD所形成之氧化矽層)可形成於該非晶碳層24之上。氮氧化矽層28可形成於該電漿加強氧化層26之上。該電漿加強氧化層26及該氮氧化矽層28形成之目的係為了進行微影製程，舉例來說，可用來降低該光阻層32(形成於該電漿加強氧化層26及該氮氧化矽層28之上)對用來進行曝光之黃光的反射率。該硬罩幕30亦可包含其他額外的膜層(未顯示)，例如一額外的非晶層可形成於該氮氧化矽層28上、一額外的氮氧化矽層形成於該額外的非晶層上，及/或一額外的底抗反射塗層(ARC)形成於該額外的氮氧化矽層上。根據本發明一實施例，膜層22、24、26、及28之厚度可分別約顧700、400、150、以及200。任何熟悉此項技藝者可理解，本發明所舉例之尺寸僅為範例，熟悉此技藝者可理解到其他適合之尺寸亦可應用而獲致優勢。
光阻32係用來進形圖案化的，因此可定義出該鰭式場效電晶體之主動區域及一大間距的主動區域。光阻32係利用第1圖所示之第一微影罩幕10進行曝光，因此可將圖案12及14由第一微影罩幕10轉移至該光阻32。
接著，對該硬罩幕30進行蝕刻以圖案化該硬罩幕30，舉例來說，使用一電漿輔助乾蝕刻。接著，移除該光阻32。所得之結構係顯示於第3圖。接著，使用該圖案化硬罩幕30來圖案化該基板20，得到溝槽34。當未被該硬罩幕層30覆蓋的區域被凹蝕時，該基板20被該硬罩幕30所覆蓋的區域係餘留一非凹陷區域，形成主動區域36及大間距主動區域38。所形成之溝槽34可環繞(就上視圖而言)該主動區域36及大間距主動區域38。該溝槽34之深度D1約介於100nm至300nm。
請參照第4圖，移除該硬罩幕30之一上部份。舉例來說，該氮氧化層28、該電漿加強氧化層26、及該非晶碳層24可以被移除，而氮化矽層22可餘留在該主動區域36及38之上。在其他實施例中，更多或更少的膜層會被移除。接著，將一介電材料填入該溝槽34中，並進行化學機械研磨(CMP)以移除過量形成於該氮化矽層22之介電材料，餘留一絕緣區域40。所得之結構請參照第5A及5B圖(第5A圖係為一剖面結構圖，而第5B圖係為上視結構圖。在一實施例中，該絕緣區域40之材質可為旋轉塗佈介電(SOD)例如旋轉塗佈玻璃(SOG)，或是其他介電材料例如氧化矽(舉例來說，形成方式可為次常壓化學氣相沉積(SACVD))。
請參照第6圖至第10B圖，係為以該第二微影罩幕作為光罩來形成鰭片。請參照第6圖係為該第二微影罩幕42的示意圖，其包含圖案44(對應至第一微影罩幕10所示之虛線區域16(請參照第1圖))。請參照第7圖，係繪示以第二微影罩幕42所形成的結構。在一實施例中，一包含非晶碳層46(作為虛置罩幕層)、電漿加強氧化層48、及氮氧化矽層50之第二硬罩幕45形成於第5A及5B圖所示之結構上。利用第二微影罩幕42形成光阻52並進行顯影。接著，對非晶碳層46、電漿加強氧化層48、及氮氧化矽層50進行圖案化，接著並移除該餘留之部份電漿加強氧化層48及氮氧化矽層50，所得之結構請參照第8圖。在第7圖及第8圖中，該第二微影罩幕42之圖案係轉移至該餘留非晶碳層46(該餘留之非晶碳層46之後係稱為非晶碳帶46(亦稱為虛置帶)。該非晶碳帶帶46之間距P1可約小於100nm。在一實施例中，間距P1係為目前積體電路形成技術上所能達到之最小間距。舉例來說，在32nm製程上，所能達到之最小間距係為100nm，因此該間距P1係接近或相等於100nm。
接著，請參照第9圖，順應性沉積方式形成一間隔層54。在一實施例中，該間隔層54之形成方法可為原子層沉積技術(ALD)，具有高的膜層品質(即低的蝕刻速率)。該間隔層54之厚度可小於該非晶碳帶46間距P1的一半或是1/3。
請參照第10A圖，對該間隔層54進行蝕刻(舉例來說，可為一乾蝕刻)，使得部份直接位於非晶碳帶46之該間隔層54被移除，因此露出該非晶碳帶46。接著，移除該露出之非晶碳帶46(舉例來說，可使用電漿輔助灰化)，所得之結構請參照第10A圖。該間隔層54之餘留部份可用來作為後續微影製程的蝕刻罩幕，係以罩幕帶58表示。值得注意的是，該罩幕帶58之間距P2係小於間距P1(請參照第8圖)。藉由調整該間隔層54之厚度(請參照第9圖)及該非晶碳帶46之厚度，該間距P2可被進一步調整為約該間距P1之一半。由於該間距P1(非晶碳帶46之間距)已幾乎為目前微影技術所能達到的最小間距，因此間距P2係進一步小於目前微影技術所能達到之最小間距。在一實施例中，該最小間距係為100nm，而該間距P2係約50nm。請參照第10B圖，係為第10A圖所示結構之上視圖。
請參照第11圖至第14B圖，係繪示使用該第三微影罩幕60來定義出該鰭式場效電晶體之鰭片的邊界。請參照第11圖，係為該第三微影罩幕60之示意圖，其包含用以形成第12圖所示開口64之圖案61。請參照第12圖，利用第三微影罩幕60來形成光阻62。光阻62係形成於如第10A及10B圖所示結構上，其中該光阻62具有一開口64。藉由該開口64，使得該罩幕帶58的中央部份被露出，而該罩幕帶58的末端部份則被光阻62所覆蓋。光阻62亦可稱為罩幕層。
接著，使用該罩幕帶58及光阻62作為蝕刻罩幕，將露出的氮化矽層22移除，因此使得位於該氮化矽層22的基板20露出。接著，蝕刻該露出的基板20，形成溝槽66。接著，移除該光阻62及該罩幕帶58，請參照第13圖(係繪示上述步驟所得之結構)，於是獲得鰭片68，其中該鰭片68係為位於溝槽66間之基板20。該溝槽66之深度D2可約介於20nm及200nm間。值得注意的是，深度D1係大於深度D2，如此可使得該鰭片68具有較佳之絕緣性。接著，請參照第14A圖，將一介電材料(其材質可與絕緣區域40的材質相同)填入該溝槽66中，並隨後進形一平坦化製程(例如CMP)以移除位於溝槽外的該介電材料。所得之絕緣區域標示為絕緣區域40’。請參照第14B圖，係為第14A圖所示結構之上視圖。由該圖可知，該鰭片68及源極/汲極接觸墊70係形成於主動區域36內。該鰭片68之上表面及源極/汲極接觸墊70係與該基板之原始上表面為同一水平面。此外，該鰭片68及源極/汲極接觸墊70係構成一連續區域。該餘留的氮化矽層22可以被移除。
請參照第15圖，係繪示該鰭式場效電晶體80的形成方法。該形成方法包含對介電區域40及40’進行凹蝕，使得該鰭片68之側壁露出，並形成閘極介電層72及閘極電極74鰭片68的表面及側壁。其他額外的區域，例如井區、源極及汲極延伸區域、源極/汲極區域、及源極/汲極矽化層亦可被形成。上述單元之結構及形成方式係為習知，因此不在此贅述。該源極/汲極區域係形成於源極/汲極接觸墊70內，而該源極/汲極矽化層係形成於該源極/汲極接觸墊70上(請參照第14B圖)。
請參照第16圖至第20圖，係繪示本發明第二實施例之一系列透視圖。雖然該第二實施例之製造流程與該第一實施例不同，在該第二實施例中，該源極/汲極接觸墊70及鰭片68的形成方式仍然與第一實施例相同，即該源極/汲極接觸墊70持續與該鰭片68相連(請參照第20圖)。除非特別說明，相同的符號係代表相同的單元。此外，相同的膜層之材料及詳細製程不再一次贅述。
請參照第16圖，提供一基板20。接著，形成一絕緣層120及一第一硬罩幕122於該基板20之上。在一實施例中，絕緣層120之材質可為氧化矽，而該第一硬罩幕122之材質可為氮化矽。絕緣層120及該第一硬罩幕122可以該第一微影罩幕(未顯示)進行圖案化，以在該絕緣層120及第一硬罩幕122內形成溝槽124。溝槽124係定義出之後所形成之鰭片的形狀及位置，該溝槽124係彼此互相平行。該溝槽124之間距可實質上與微影製程所能達到的最小距離相等，而亦可使用稍大之間距。
請參照第17圖，接著藉由一第二微影罩幕(未顯示)將一第二硬罩幕126填入該溝槽124。接著，對第二硬罩幕126進行一平坦化製程。接著，對該第一硬罩幕122及第二硬罩幕126進行圖形化，以形成一開口128，並露出位於其下之部份絕緣層120。
接著，請參照第18圖，利用一非等向性蝕刻(例如乾蝕刻)對露出之部份絕緣層120進行蝕刻，露出位於絕緣層下之基板20。接著，移除該第一硬罩幕122及第二硬罩幕126，並餘留該絕緣層120。該第一硬罩幕122及第二硬罩幕126之移除方法可為等向性蝕刻，例如一濕蝕刻。該基板20為於該第二硬罩幕126下的部份藉由該蝕刻而被露出。接著，進行一磊晶製程以由露出的基板20表面成長一半導體材料(例如矽、矽鍺等)，所得之結構如第19圖所示。
請參照第20圖，對該絕緣層120進行凹蝕，使得該鰭片68及源極/汲極接觸墊70突出該餘留絕緣層120(即該絕緣區域)之上表面。接著，形成一鰭式場效電晶體，即形成一閘極介電層及一閘極電極於該鰭片68之上表面及側壁、以及形成源極/汲極區域及源極/汲極矽化層(未顯示)於該源極/汲極接觸墊70，所得之結構請參照第15圖。
在該第二實施例，雖然第一硬罩幕122及第二硬罩幕126係以單層表示，該等膜層亦可為具有複數膜層之硬罩幕，如第2圖所示之硬罩幕30及第7圖所示之硬罩幕45。綜合上述，依據本發明所述之形成積體電路結構的方法，該鰭片68彼此之間距可以進一步被降低，舉例來說，可小於目前微影技術所能達到之最小間距之一半。由於本發明使用具有複數膜層之硬罩幕於鰭片的形成上，其可使得所得之鰭片具有更清楚的輪廓。
根據本發明所述之實施例，本發明所述之形成積體電路結構的方法具有以下優點。由於鰭片及鰭式場效電晶體之源極/汲極接觸墊係同時形成，因此可增加產品的製程速率及產量，並可降低製程成本。此外，在所得之結構中，該半導體鰭片彼此間具有比目前微影技術所能達到之最小間距還小的間距，因此可在不增加該鰭式場效電晶體所佔之晶片面積的前題下，增加鰭式場效電晶體之通道寬度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．第一微影罩幕
12、14．．．圖案
16．．．虛線圖案
20．．．基板
22．．．氮化矽層
24．．．非晶碳層
26．．．電漿加強氧化層
28．．．氮氧化矽層
30．．．硬罩幕
32．．．光阻
34．．．溝槽
36．．．主動區域
38．．．大間距主動區域
40、40’．．．絕緣區域
42．．．第二微影罩幕
44．．．圖案
45．．．第二硬罩幕
46．．．非晶碳層
48．．．電漿加強氧化層
50．．．氮氧化矽層
52．．．光阻
54．．．間隔層
58．．．罩幕帶
60．．．第三微影罩幕
61．．．圖案
62．．．光阻
64．．．開口
66．．．溝槽
68．．．鰭片
70．．．源極/汲極接觸墊
72．．．閘極介電層
74．．．閘極電極
80．．．鰭式場效電晶體
120．．．絕緣層
122．．．第一硬罩幕
124．．．溝槽
126．．．第二硬罩幕
128．．．開口
D1、D2．．．深度
P1、P2．．．間距
第1~5A、5B6~10A、10B、11~14A、14B及第15圖係繪示一系列所使用之微影罩幕、剖面結構圖、或是結構上視圖，係用以說明本發明一實施例所述之鰭式場效電晶體的製造方法。
第16圖至第20圖係繪示一系列部份結構透視圖，係用以說明本發明另一實施例所述之鰭式場效電晶體的製造方法。
20．．．基板
36．．．主動區域
38．．．大間距主動區域
40、40’．．．絕緣區域
68．．．鰭片
72．．．閘極介電層
74．．．閘極電極
80．．．鰭式場效電晶體

Claims (10)

  1. 一種形成積體電路結構的方法，包含：提供一半導體基板；提供一第一微影罩幕、一第二微影罩幕、及一第三微影罩幕；形成一第一罩幕層於該半導體基板上，其中該第一罩幕層之一圖案係利用該第一微影罩幕所定義出；藉由該第一罩幕層對該半導體基板進行一第一蝕刻以定義出一主動區域；形成一第二罩幕層於該半導體基板及該主動區域上，其中該第二罩幕層之一圖案係利用該第二微影罩幕所定義出，且該第二罩幕層包含複數彼此平行之罩幕帶；形成一第三罩幕層於該第二罩幕層之上，其中該第三罩幕層之一圖案係利用該第三微影罩幕所定義出，且該複數罩幕帶一中央部份係被一該第三罩幕層之一開口所曝露出，而該複數罩幕帶之末端部份係被該第三罩幕層所遮蔽；以及藉由該第三罩幕層之開口對該半導體基板進行一第二蝕刻。
  2. 如申請專利範圍第1項所述之形成積體電路結構的方法，在該第二蝕刻步驟後，直接位於該複數罩幕帶之中央部份的該部份主動區域形成複數個鰭片，且該被第三罩幕層所覆蓋的主動區域之末端部份形成源極/汲極接觸墊於該鰭片之兩側，且該源極/汲極接觸墊與該鰭片構成一連續的區域。
  3. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該第一罩幕層係為一硬罩幕，該硬罩幕包含：一非晶碳層；一氧化層位於該非晶碳層上；以及一氮氧化層位於該氧化層上。
  4. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該形成該第二罩幕層之步驟包含：形成一虛置硬罩幕層；圖形化該虛置硬罩幕層產生虛置帶；形成一間隔層於該虛置帶之上表面及側壁之上；移除直接位於該虛置帶上表面之部份間隔層；以及移除該虛置帶，其中位於該虛置帶側壁之部份該間隔層係未被移除的，以形成該複數罩幕帶。
  5. 一種形成積體電路結構的方法，包含提供一半導體基板；對該半導體基板進行一第一蝕刻以形成複數第一溝槽，其中該半導體基板之一區域係藉由該第一溝槽定義成一主動區域；將一第一介電材料填入該第一溝槽；形成複數彼此平行之罩幕帶直接於該主動區域之上；以一罩幕層覆蓋該複數罩幕帶之末端部份，其中該複數罩幕帶之一中央部份係未被該罩幕層所覆蓋；藉由該複數罩幕帶之中央部份及該罩幕層對該主動區域進行一第二蝕刻以形成複數第二溝槽，其中直接位於該複數罩幕帶之中央部份的該部份主動區域形成複數個鰭片。
  6. 如申請專利範圍第5項所述之形成積體電路結構的方法，在進行該第二蝕刻步驟前，更包含：形成一額外的罩幕層於該半導體基板上；以及圖形化該額外的罩幕層以形成該第一溝槽，其中形成該額外的罩幕層之步驟包含形成一非晶碳層；形成一氧化層位於該非晶碳層上；以及形成一氮氧化層位於該氧化層上。
  7. 如申請專利範圍第5項所述之形成積體電路結構的方法，其中該形成該複數罩幕帶之步驟包含：形成一虛置硬罩幕層；圖形化該虛置硬罩幕層產生虛置帶；形成一間隔層於該虛置帶之上表面及側壁之上；移除直接位於該虛置帶上表面之部份間隔層；以及移除該虛置帶，其中位於該虛置帶側壁之部份該間隔層係未被移除的，以形成該複數罩幕帶。
  8. 如申請專利範圍第5項所述之形成積體電路結構的方法，其中該罩幕層包含一開口，由該開口露出該複數罩幕帶之中央部份，且在由該第三罩幕層側之上視圖中，該開口係與該複數罩幕帶交叉
  9. 一種形成積體電路結構的方法，包含：提供一半導體基板；形成一絕緣層於該半導體基板上；形成一第一硬罩幕於該絕緣層；對該第一硬罩幕及該絕緣層進行一第一圖形化步驟以形成複數彼此平行的第一溝槽，其中部份該半導體基板係經由該複數第一溝槽被露出；將一第二硬罩幕填入該複數第一溝槽中；圖形化該第一硬罩幕以露出部份該絕緣層；移除部份由該第一硬罩幕所露出的絕緣層直到露出該半導體基板，形成第二溝槽；移除該第一硬罩幕及該第二硬罩幕；以及由該半導體基板所露出的部份磊晶生長一半導體材料。
  10. 如申請專利範圍第9項所述之形成積體電路結構的方法，其中該半導體材料包含半導體鰭片於該第一複數溝槽中、及源極/汲極接觸墊於該第二溝槽中，其中該半導體鰭片之兩側係與該源極/汲極接觸墊相連。
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