CN103915343B - 晶体管及其形成方法 - Google Patents

晶体管及其形成方法 Download PDF

Info

Publication number
CN103915343B
CN103915343B CN201310006471.9A CN201310006471A CN103915343B CN 103915343 B CN103915343 B CN 103915343B CN 201310006471 A CN201310006471 A CN 201310006471A CN 103915343 B CN103915343 B CN 103915343B
Authority
CN
China
Prior art keywords
fin
grid structure
semiconductor substrate
opening
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310006471.9A
Other languages
English (en)
Other versions
CN103915343A (zh
Inventor
王冬江
三重野文健
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310006471.9A priority Critical patent/CN103915343B/zh
Publication of CN103915343A publication Critical patent/CN103915343A/zh
Application granted granted Critical
Publication of CN103915343B publication Critical patent/CN103915343B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

晶体管及其形成方法，其中，晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的部分侧壁和顶部表面具有横跨所述鳍部的栅极结构；在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于鳍部顶部表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；在所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。所形成的晶体管的性能改善。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及晶体管及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管（Fin FET），鳍式场效应晶体管是一种常见的多栅器件，请参考图1，是现有技术的鳍式场效应管的立体结构示意图，包括：
半导体衬底10；位于所述半导体衬底10上凸出的鳍部14，所述鳍部14一般是通过对半导体衬底10刻蚀后得到的；覆盖所述半导体衬底10表面以及鳍部14侧壁的一部分的介质层11，所述介质层11的表面低于所述鳍部14的顶部；横跨所述鳍部14的顶部和侧壁的栅极结构12，所述栅极结构12包括栅介质层（未示出）和位于所述栅介质层上的栅电极（未示出）。需要说明的是，对于鳍式场效应管，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
随着工艺节点的进一步缩小，现有的鳍式场效应管的短沟道效应日趋明显。现有技术抑制短沟道效应的方法之一是通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。提高鳍式场效应管的沟道区的应力，主要通过在栅极结构12两侧的鳍部14内形成应力层。
然而，现有技术的具有应力层的鳍式场效应管中，应力层对于提高载流子迁移率的效果有限，鳍式场效应管的性能依旧不良。
更多鳍式场效应管的相关资料请参考专利号为US7872303B2的美国专利文件。
发明内容
本发明解决的问题是提供晶体管及其形成方法，提高鳍式场效应管或平面晶体管的沟道区的应力，从而提高鳍式场效应管或晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的部分侧壁和顶部表面具有横跨所述鳍部的栅极结构；在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于鳍部顶部表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；在所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
可选的，所述开口的形成工艺为：采用各向异性的干法刻蚀工艺在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口位于鳍部顶部表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于鳍部顶部表面的图形与所述栅极结构相邻的边界呈“Σ”形。
可选的，与栅极结构的侧壁平行的鳍部侧壁表面的晶面为（100）。
可选的，所述开口的底部低于所述半导体衬底的表面。
可选的，还包括：在所述半导体衬底表面形成覆盖部分鳍部侧壁的介质层，所述栅极结构形成于所述介质层表面。
可选的，所述栅极结构包括：栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅介质层和栅电极层两侧的侧墙。
可选的，所述应力层的材料为硅锗或碳化硅，所述应力层的形成工艺为选择性外延沉积工艺。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：半导体衬底；位于半导体衬底表面的鳍部；横跨所述鳍部的侧壁和顶部表面的栅极结构；贯穿所述栅极结构两侧鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于鳍部顶部表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，所述“Σ”形的顶角向所述栅极结构的方向延伸；位于所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
本发明还提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；在所述栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；在所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
可选的，所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界包括若干“Σ”形相互连接。
可选的，所述开口的形成工艺为：采用各向异性的干法刻蚀在所述栅极结构两侧的半导体衬底内分别形成数量相等的若干开口，所述若干开口相对于所述栅极结构的侧壁平行排列，且所述开口位于半导体衬底表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界呈“Σ”形。
可选的，还包括：所述开口的侧壁与半导体衬底表面构成“Σ”形。
可选的，所述开口的形成工艺为：采用各向异性的干法刻蚀在所述栅极结构两侧的半导体衬底内分别形成数量相等的若干开口，所述若干开口相对于所述栅极结构的侧壁平行排列，且所述开口位于半导体衬底表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向同性的刻蚀工艺刻蚀所述开口的侧壁，使所述开口的侧壁向半导体衬底内凹陷；在各向同性的刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界呈“Σ”形，且所述开口的侧壁与半导体衬底表面构成“Σ”形。
可选的，所述半导体衬底表面的晶面为（100）或（110）。
可选的，所述栅极结构包括：栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅介质层和栅电极层两侧的侧墙。
可选的，所述应力层的材料为硅锗或碳化硅，所述应力层的形成工艺为选择性外延沉积工艺。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于半导体衬底表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，所述“Σ”形的顶角向所述栅极结构的方向延伸；位于所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
在鳍式晶体管的形成过程中，在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口用于形成应力层；所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界与鳍部的侧壁构成“Σ”形，所述“Σ”形的顶角正向所述栅极的方向延伸；由于所述开口的侧壁垂直于所述鳍部表面，因此所述开口自顶部至底部的图形一致，使所述“Σ”形的顶角能够自开口顶部垂直延伸到底部；由栅极结构所覆盖的鳍部内形成沟道区，在所述开口内形成应力层之后，由于应力层的“Σ”形的顶角处到沟道区的距离最近，施加于所述沟道区的应力最大，而且所述应力层的“Σ”形的顶角自鳍部的顶部延伸至底部，因此，位于鳍部内的所有沟道区均能够获得较大的应力；因此所形成的晶体管的沟道区获得的应力较大，沟道区内的载流子迁移率进一步提高，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
所述鳍式场效应管中，栅极结构两侧具有贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界与鳍部的侧壁构成“Σ”形，所述“Σ”形的顶角正向所述栅极的方向延伸；所述开口内具有应力层，所述应力层的“Σ”形的顶角自鳍部的顶部延伸到底部，由于所述应力层的“Σ”形的顶角到沟道区的距离最近，能够对沟道区提供更大应力，因此所述应力层能够对位于鳍部内的所有沟道区均提供更大应力，所述晶体管的载流子迁移率提高，性能改善。
在平面晶体管的形成过程中，在所述栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸，因此，所述开口的“Σ”形的顶角自开口顶部延伸至底部；在所述开口内形成应力层之后，由于所述应力层的“Σ”形的顶角到沟道区的距离最近，能够对沟道区提供更大的应力，而所述应力层的“Σ”形的顶角自顶部延伸至底部，能够对所有的沟道区均提供较大应力，从而使沟道区获得的应力更大，从而改善所形成的晶体管的性能。
进一步的，所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界为若干“Σ”形相互连接构成，即所述开口具有若干“Σ”形的顶角向所述栅极结构的方向延伸，且所述顶角能够自所述开口顶部延伸到底部；在所述开口内形成应力层之后，所述应力层能够对沟道区提供应力的范围更大，使晶体管的性能更佳优良。
进一步的，所述开口的侧壁还能够与半导体衬底表面构成“Σ”形，从而，应力层的“Σ”形的顶角自顶部延伸至底部的同时，使所述应力层的侧壁向栅极结构下方的半导体衬底内延伸，从而使应力层之间的距离进一步拉近，则提供给沟道区的应力更大；进一步提高晶体管的载流子迁移率，晶体管的性能更优。
所述平面晶体管中，所述栅极结构两侧的半导体衬底内具有开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；应力层位于所述开口内，所述应力层能够对所有沟道区均提供较大应力，从而提高所述晶体管的载流子迁移率，以提高性能。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图；
图2是具有应力层的鳍式场效应管俯视结构示意图；
图3是图2所示的鳍式场效应管沿AA’方向的剖面结构示意图；
图4至图10是本发明的第一实施例所述的晶体管的形成过程的结构示意图；
图11至图17是本发明的第二实施例所述的晶体管的形成过程的结构示意图。
具体实施方式
如背景技术所述，现有技术的具有应力层的鳍式场效应管中，应力层对于提高载流子迁移率的效果有限，鳍式场效应管的性能不良。
本发明的发明人经过研究发现，现有技术中的应力层到鳍式场效应管的沟道区的距离较大，导致所述应力层施加于所述鳍式场效应管的沟道区的应力有限，因此应力层对于提高鳍式场效应管的载流子迁移率的效果不佳。
具体的，请参考图2和图3，图2是具有应力层的鳍式场效应管俯视结构示意图，图3是图2所示的鳍式场效应管沿AA’方向的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100表面的鳍部101；位于所述半导体衬底100表面，且覆盖部分鳍部101侧壁的介质层102；位于鳍部101的侧壁和顶部表面、以及介质层102表面的栅极结构103；位于所述栅极结构103两侧的鳍部101内的应力层104。
其中，位于栅极结构103两侧的应力层104通过沟道区施加拉应力或压应力，以提高沟道区的载流子迁移率；当所述应力层104到沟道区的距离越小，则施加与沟道区的应力越大，对于提高载流子迁移率的效果越好。如图3所示，其侧壁相对于鳍部101的顶部表面呈“Σ”形，且所述“Σ”形的顶角到沟道区的距离最小，则所述顶角施加于沟道区的应力最大，而所述应力层104的其他部分施加于沟道区的应力有限。在现有鳍式场效应管中，由所述栅极结构103所覆盖的鳍部101的顶部和侧壁均形成沟道区，则所述沟道区自所述鳍部101的顶部表面延伸至所述介质层102表面；然而，所述“Σ”形的应力层104仅能够在侧壁的“Σ”形顶角处施加于沟道区较大应力，而其他部分施加于沟道区的应力有限，因此，现有技术具有应力层104的鳍式场效应管性能依旧不佳。
经过本发明的发明人进一步研究，在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸，所述开口用于形成应力层；由所述栅极结构所覆盖的鳍部形成沟道区，而所述应力层的“Σ”形的顶角处到沟道区的距离最近，因此施加于所述沟道区的应力最大；又由于所述开口的侧壁垂直于所述鳍部表面，因此应力层的“Σ”形顶角能够自鳍部顶部垂直延伸到底部；鳍部内的所有沟道区均能获得所述应力层的“Σ”形顶角所施加的较大应力，进而使沟道区受到的应力增大；从而，进一步提高沟道区内的载流子迁移率，提高晶体管的驱动电流，减少晶体管中的漏电流。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
图4、图6、图8和图9是本发明的第一实施例所述的晶体管的形成过程的俯视结构示意图，图5是图4沿BB’方向的剖面结构示意图，图7是图6沿BB’方向的剖面结构示意图，图10是图9沿BB’方向的剖面结构示意图。
请参考图4和图5，图5是图4沿BB’方向的剖面结构示意图，提供半导体衬底200，所述半导体衬底200表面具有鳍部201，所述鳍部201的部分侧壁和顶部表面具有横跨所述鳍部201的栅极结构203。
所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为单晶硅衬底或绝缘体上硅（SOI）衬底，从而在后续工艺形成贯穿鳍部201的开口后，能够以开口底部的半导体衬底200为种子层，采用选择性外延沉积工艺在鳍部201内形成位于栅极结构203两侧的应力层。
需要说明的是，在本实施例中，所述半导体衬底200表面具有介质层202，所述介质层202覆盖部分鳍部201侧壁，所述栅极结构203形成于所述介质层202表面；所述介质层202用于使相邻的鳍部201电隔离，所述介质层202的材料为氧化硅或氮氧化硅。
所述鳍部201的材料为单晶硅，当后续工艺在位于栅极结构203两侧的鳍部201内形成应力层之后，所述鳍部201的单晶硅材料能够与所述应力层的材料之间发生晶格失配，从而对所述栅极结构203所覆盖的鳍部201产生应力；由于所述栅极结构203覆盖的鳍部201内作为沟道区，所述应力能够提高沟道区内的载流子迁移率，以提高晶体管的性能。
在一实施例中，所述介质层202和鳍部201的形成工艺为：在所述半导体衬底200表面沉积介质薄膜；在所述介质薄膜表面形成保护层（未示出），所述保护层内具有暴露出介质薄膜的开口，所述开口定义出需要形成鳍部的对应位置，且所述保护层的材料与所述介质薄膜的材料不同；以所述保护层为掩膜刻蚀所述介质层直至暴露出半导体衬底200为止，形成介质层202；在形成所述介质层202之后，在所述开口底部的半导体衬底表面形成鳍部201，所述鳍部201表面与所述保护层齐平；在形成所述鳍部201之后，去除所述保护层。
在另一实施例中，所述介质层202和鳍部201的形成工艺为：在所述半导体衬底200内形成若干沟槽，相邻沟槽之间的半导体衬底200用于构成鳍部；在所述沟槽内填充介质薄膜，并回刻蚀所述介质薄膜形成介质层202，所述介质层202的表面低于所述半导体衬底200的表面。
所述栅极结构203包括：栅介质层（未示出），位于所述栅介质层表面的栅电极层（未示出），以及位于所述栅介质层和栅电极层两侧的鳍部201侧壁和顶部表面的侧墙（未示出）；所述栅介质层的材料包括氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种组合；所述栅极结构203的形成工艺为：在所述介质层202表面、以及所述鳍部201的侧壁和顶部表面沉积栅介质薄膜；在所述栅介质薄膜表面沉积栅电极薄膜；刻蚀部分所述栅介质表面和栅电极薄膜，并暴露出介质层202、以及鳍部201的侧壁和顶部表面，形成横跨所述鳍部201的栅介质层和栅电极层；在所述介质层202、鳍部的侧壁和顶部、栅介质层侧壁和栅电极层侧壁和顶部表面形成侧墙层；回刻蚀所述侧墙层直至暴露出介质层202、以及鳍部201的侧壁和顶部表面为止，形成侧墙。所述栅极结构203能够拥有构成晶体管，还能够作为形成高K金属栅（HKMG，High-K Metal Gate）晶体管的伪栅极结构。
需要说明的是，与所述栅极结构203的侧壁平行的鳍部201侧壁表面的晶面为（100），从而能够保证后续在所述栅极结构203两侧的鳍部201内形成的开口，在经过各向异性的湿法刻蚀之后，位于鳍部201顶部表面的图形与所述栅极结构203相邻的边界呈“Σ”形，而所述“Σ”形的顶角正对所述栅极结构203的侧壁，且所述开口的侧壁相对于鳍部201的顶部表面垂直；进而，在所述开口内形成的应力层也具有正对栅极结构203侧壁的顶角，而所述顶角到鳍部201内的沟道区距离更小，因此能够对沟道区提供更大的应力；而且，所述应力层的侧壁相对于鳍部201的顶部表面垂直，所述顶角能够自鳍部201顶部延伸到底部，能够对整个鳍部201均提供较大的应力，使所形成的晶体管的性能更优良。
请参考图6和图7，图7是图6沿BB’方向的剖面结构示意图，采用各向异性的干法刻蚀工艺在所述栅极结构203两侧形成贯穿所述鳍部201的开口204，所述开口204位于鳍部201顶部表面的图形为圆形，所述开口204的侧壁垂直于所述鳍部201的顶部表面。
所述开口204的形成工艺为：在所述介质层202、鳍部201的侧壁和顶部表面、以及所述栅极结构203表面覆盖光刻胶层，且所述光刻胶层暴露出需要圆形开口204的对应位置的鳍部201顶部表面；采用各向异性的干法刻蚀工艺刻蚀所述鳍部201，形成侧壁相对于鳍部201的顶部表面垂直的开口204；所述各向异性的干法刻蚀的刻蚀气体为氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀工艺参数为：溴化氢的流量为200~800sccm，氯气的流量为20~100sccm，惰性气体的流量为50~1000sccm，刻蚀腔室的压力为2~200mTorr，刻蚀时间为15~60秒。
由于所述开口204的侧壁相对于所述鳍部201的顶部表面垂直，因此在后续经过各向异性的湿法刻蚀工艺之后，所述侧壁依旧能够保持与鳍部201的顶部表面垂直；其次，由于所述开口204位于所述鳍部201顶部表面的图形为圆形，因此，所述开口204的侧壁在保持与鳍部201顶部表面垂直的同时，向所述栅极结构203的侧壁方向凹陷；因此，当与栅极结构203的侧壁平行的鳍部201的侧壁表面的晶面为（100）时，经过后续各向异性的湿法刻蚀工艺之后，所述开口204位于鳍部201顶部表面的图形，与栅极结构203侧壁相邻的边界能够成为“Σ”形，且所述“Σ”形的顶角正对所述栅极结构203的侧壁，而所述顶角自所述开口204顶部延伸到底部；从而，后续在湿法刻蚀后的开口204内形成应力层之后，所述应力层的顶角到所述栅极结构203的距离较小，能够对所述栅极结构203所覆盖的鳍部201内的沟道区提供更大的应力，有利于改善晶体管的性能。
所述开口204的底部暴露出半导体衬底，从而在后续工艺采用选择性外延沉积工艺形成应力层时，所述开口204底部的半导体衬底200能够作为种子层生长应力层；在本实施例中，所述开口204的底部低于所述半导体衬底200的表面，更易于自所述开口204底部向顶部生长应力层。
请参考图8，在所述各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口204（如图6所示），所述开口204a的侧壁垂直于所述鳍部201的顶部表面，所述开口204a位于鳍部201顶部表面的图形边界向所述栅极结构203的方向凹陷，所述开口204a位于鳍部201顶部表面的图形与栅极结构203相邻的边界与鳍部201侧壁构成“Σ”形，且所述“Σ”形的中间顶角向所述栅极结构203的方向延伸。
所述各向异性的湿法刻蚀工艺的刻蚀液为碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氢氧化氨（NH4OH）或四甲基氢氧化铵（TMAH）中的一种或多种组合。
由于所述各向异性的湿法刻蚀工艺在刻蚀晶面（111）时的刻蚀速率较慢，在平行或垂直于晶面（100）的方向上的刻蚀速率较快；而所述鳍部201与栅极结构203的侧壁平行的侧壁表面的晶面为（100），在经过所述各向异性的湿法刻蚀工艺之后，所述开口204a位于所述鳍部201表面的图形成为正四边形，且所述正四边形的顶角正对所述栅极结构203的侧壁；因此，所述正四边形与栅极结构203相邻的边界成“Σ”形，且所述“Σ”形的顶角正对所述栅极结构203的侧壁方向；同时，所述开口204a的侧壁在所述各向异性的湿法刻蚀工艺之后，依旧能够保持与鳍部的顶部表面垂直，从而能够使所述“Σ”形的顶角自所述开口204a的顶部延伸到底部；当后续于所述开口204a内形成应力层之后，所述应力层到由栅极结构203覆盖的鳍部内的沟道区距离更近，提供予所述沟道区的应力更大，更有利于提高载流子的迁移率，从而减少漏电流的产生。
请参考图9和图10，图10是图9沿BB’方向的剖面结构示意图，在所述开口204a内形成应力层205，所述应力层205的表面等于或高于所述鳍部201的顶部表面。
所述应力层205的材料为硅锗或碳化硅；当所需形成的晶体管为PMOS管时，所述应力层205的材料为硅锗，所述硅锗材料与鳍部201的硅材料之间具有晶格失配，能够对所述栅极结构203所覆盖的鳍部201内的沟道区提供压应力；当所需形成的晶体管为NMOS管时，所述应力层205的材料为碳化硅，所述碳化硅材料与鳍部201的硅材料之间具有晶格失配，能够对所述栅极结构203所覆盖的鳍部201内的沟道区提供压应力。
此外，形成于所述开口204a内的应力层205具有正对栅极结构203侧壁的顶角，所述顶角能够对栅极结构203所覆盖的鳍部201内的沟道区提供较大的应力；而且，所述顶角自所述应力层205顶部延伸到底部，因此所述顶角能够对整体的鳍部201内的沟道区均提供较大的应力，从而使鳍部201的所有的沟道区的载流子迁移率均得以提高，所述晶体管的性能进一步增强。
所述应力层205的形成工艺为选择性外延沉积工艺；当所述应力层205的材料为硅锗时，应力层205的形成工艺参数包括：温度为500-800摄氏度，气压为1托-100托，反应气体包括硅源气体（例如SiH4或SiH2Cl2）和锗源气体（例如GeH4），所述硅源气体和锗源气体的流量为1sccm-1000sccm；所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1sccm-1000sccm，H2的流量为0.1slm-50slm；当所述应力层205的材料为碳化硅时，应力层205的形成工艺参数包括：温度为500-800摄氏度，气压为1托-100托，反应气体包括硅源气体（例如SiH4或SiH2Cl2）和碳源气体（例如CH4、CH3Cl或CH2Cl2），所述硅源气体和碳源气体的流量为1sccm-1000sccm；所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1sccm-1000sccm，H2的流量为0.1slm-50slm。
需要说明的是，当形成所述应力层205之后，在所述应力层205内掺杂P型离子或N型离子，形成位于栅极结构203两侧的鳍部201内的源区和漏区。
在一实施例中，当所需形成的晶体管为高K金属栅晶体管时，所述栅极结构203用于作为伪栅结构；当形成所述应力层205之后，在所述介质层202表面、鳍部201侧壁和顶部表面、应力层205表面和栅极结构203侧壁表面覆盖绝缘层，所述绝缘层的顶部与所述栅极结构203齐平；在形成所述绝缘层之后，去除所述栅极结构203中以多晶硅为材料的栅电极层，并形成沟槽；在所述沟槽依次填充形成高K栅介质层和金属栅电极层，直至与所述绝缘层齐平；而且，所述高K栅介质层和金属栅电极层之间还能够形成功函数层，以调节阈值电压；而所述高K栅介质层和功函数层之间，或高K栅介质层和金属栅电极层之间还能够形成保护层，防止工艺中的杂质通过所述高K栅介质层污染所述金属栅电极层。
本实施例所形成的鳍式场效应管中，位于鳍部201内的应力层205贯穿所述鳍部201，且所述应力层205具有正对栅极结构203侧壁的顶角，所述顶角自所述应力层205的顶部延伸到底部，而且所述顶角到栅极结构203侧壁的垂直距离最近，能够提供较大的应力；因此，所述应力层205能够对整个鳍部201内、由栅极结构203所覆盖的沟道区提供较大应力，从而进一步提高沟道区的载流子迁移率，减少漏电流，以提高所述鳍式场效应管。
相应的，本实施例还提供一种晶体管的结构，请继续参考图9和图10，包括：半导体衬底200；位于半导体衬底200表面的鳍部201；横跨所述鳍部201的侧壁和顶部表面的栅极结构203；贯穿所述栅极结构203两侧鳍部201的开口（未示出），所述开口的侧壁垂直于所述鳍部201的顶部表面，所述开口位于鳍部201顶部表面的图形边界向所述栅极结构203的方向凹陷，且所述开口位于鳍部201顶部表面的图形与栅极结构203相邻的边界与鳍部201侧壁构成“Σ”形，，所述“Σ”形的顶角向所述栅极结构203的方向延伸；位于所述开口内形成应力层205，所述应力层205的表面等于或高于所述鳍部201的顶部表面。
所述与栅极结构203的侧壁平行的鳍部201侧壁表面的晶面为（100）；在一实施例中，所述开口的底部低于所述半导体衬底200的表面；所述半导体衬底200表面还具有覆盖部分鳍部201侧壁的介质层202，所述栅极结构203形成于所述介质层表面；所述栅极结构203包括：栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅介质层和栅电极层两侧的侧墙；所述应力层203的材料为硅锗或碳化硅。
第二实施例
图11、图13、图15和图16是本发明的第二实施例所述的晶体管的形成过程的俯视结构示意图，图12是图11沿CC’方向的剖面结构示意图，图14是图13沿CC’方向的剖面结构示意图，图17是图16沿CC’方向的剖面结构示意图。
请参考图11和图12，图12是图11沿CC’方向的剖面结构示意图，提供半导体衬底300，所述半导体衬底300表面具有栅极结构301。
所述半导体衬底300用于为后续工艺提供工作平台；所述半导体衬底300为单晶硅衬底或绝缘体上硅（SOI）衬底；所述半导体衬底300表面的晶面为（100）或（110），使后续各向异性的湿法刻蚀后，所形成的开口位于半导体衬底300表面的图形与所述栅极结构301相邻的边界呈“Σ”形，所述“Σ”形的顶角正对所述栅极结构301的侧壁。
所述栅极结构301如第一实施例的图4和图5所述相同，且为本领域技术人员所熟知，在此不做赘述。
请参考图13和图14，图14是图13沿CC’方向的剖面结构示意图，采用各向异性的干法刻蚀在所述栅极结构301两侧的半导体衬底300内分别形成数量相等的若干开口302，所述若干开口302相对于所述栅极结构301的侧壁平行排列，且所述开口302位于半导体衬底300表面的图形为圆形。
所述开口302的形成工艺与第一实施例的图6和图7中的开口204所述相同，在此不做赘述。
形成于栅极结构301两侧的半导体衬底内，且沿所述栅极结构301侧壁平行排列的开口302能够在后续各向异性的湿法刻蚀工艺之后，形成若干正对所述栅极结构301侧壁的顶角，且所述顶角自开口顶部延伸到底部，从而能够对所有所述栅极结构301所覆盖的半导体衬底300内的沟道区均提供较大的应力，能够进一步减少漏电流，提高晶体管的性能。
在另一实施例中，还能够根据所述栅极结构301的尺寸，仅于所述栅极结构301两侧分别形成单个开口。
请参考图15，在各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口302（如图13所示），使所述开口302a的侧壁垂直于所述半导体衬底300表面，所述开口302a位于半导体衬底300表面的图形边界向所述栅极结构301的方向凹陷，且所述开口302a位于半导体衬底300表面的图形与栅极结构301相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构301的方向延伸。
所述异性的湿法刻蚀工艺与第一实施例的图8所述相同，在此不做赘述。
在另一实施例中，所形成的开口的侧壁还能够与半导体衬底303表面构成“Σ”形，所述开口的侧壁也同时具有向栅极结构301延伸的顶角，能够进一步提高后续形成的应力层提供给沟道区的应力；所述开口的形成工艺为：在各向异性的干法刻蚀形成圆形开口302之后，采用各向同性的刻蚀工艺刻蚀所述开口的侧壁，使所述开口的侧壁向半导体衬底内凹陷；在各向同性的刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界呈“Σ”形，且使所述开口的侧壁与半导体衬底表面构成“Σ”形。
请参考图16和图17，图17是图16沿CC’方向的剖面结构示意图，在所述开口302a内形成应力层303，所述应力层303的表面等于或高于所述半导体衬底300的表面。
所述应力层303的形成工艺与第一实施例的图9和图10所述相同，在此不做赘述。在一实施例中，当所需形成的晶体管为高K金属栅晶体管时，所述栅极结构301用于作为伪栅结构；所述高K金属栅晶体管的形成工艺如第一实施例所述，在此不做赘述。
本实施例所形成的平面晶体管中，栅极结构301两侧的半导体衬底300的应力层303的侧壁垂直于所述半导体衬底300表面，且所述应力层303位于半导体衬底300表面的图形与所述栅极结构301相邻的边界呈若干相互连接的“Σ”形，所述“Σ”形的若干顶角均正对所述栅极结构301的侧壁，所述应力层303能够同时对所有栅极结构301所覆盖的半导体衬底300内的沟道区提供较大应力，进一步提高所述晶体管的载流子迁移率，减少漏电流，以提高晶体管的性能。
相应的，本实施例还提供一种晶体管的结构，请继续参考图16和图17，包括：半导体衬底300；位于所述半导体衬底300表面的栅极结构301；位于所述栅极结构301两侧的半导体衬底300内的开口（未示出），所述开口的侧壁垂直于所述半导体衬底300表面，所述开口位于半导体衬底300表面的图形边界向所述栅极结构301的方向凹陷，且所述开口位于半导体衬底300表面的图形与栅极结构301相邻的边界呈“Σ”形，所述“Σ”形的顶角向所述栅极结构301的方向延伸；位于所述开口内形成应力层303，所述应力层303的表面等于或高于所述半导体衬底300的表面。
综上所述，在鳍式晶体管的形成过程中，在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口用于形成应力层；所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界与鳍部的侧壁构成“Σ”形，所述“Σ”形的顶角正向所述栅极的方向延伸；由于所述开口的侧壁垂直于所述鳍部表面，因此所述开口自顶部至底部的图形一致，使所述“Σ”形的顶角能够自开口顶部垂直延伸到底部；由栅极结构所覆盖的鳍部内形成沟道区，在所述开口内形成应力层之后，由于应力层的“Σ”形的顶角处到沟道区的距离最近，施加于所述沟道区的应力最大，而且所述应力层的“Σ”形的顶角自鳍部的顶部延伸至底部，因此，位于鳍部内的所有沟道区均能够获得较大的应力；因此所形成的晶体管的沟道区获得的应力较大，沟道区内的载流子迁移率进一步提高，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
所述鳍式场效应管中，栅极结构两侧具有贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界与鳍部的侧壁构成“Σ”形，所述“Σ”形的顶角正向所述栅极的方向延伸；所述开口内具有应力层，所述应力层的“Σ”形的顶角自鳍部的顶部延伸到底部，由于所述应力层的“Σ”形的顶角到沟道区的距离最近，能够对沟道区提供更大应力，因此所述应力层能够对位于鳍部内的所有沟道区均提供更大应力，所述晶体管的载流子迁移率提高，性能改善。
在平面晶体管的形成过程中，在所述栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸，因此，所述开口的“Σ”形的顶角自开口顶部延伸至底部；在所述开口内形成应力层之后，由于所述应力层的“Σ”形的顶角到沟道区的距离最近，能够对沟道区提供更大的应力，而所述应力层的“Σ”形的顶角自顶部延伸至底部，能够对所有的沟道区均提供较大应力，从而使沟道区获得的应力更大，从而改善所形成的晶体管的性能。
所述平面晶体管中，所述栅极结构两侧的半导体衬底内具有开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；应力层位于所述开口内，所述应力层能够对所有沟道区均提供较大应力，从而提高所述晶体管的载流子迁移率，以提高性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的部分侧壁和顶部表面具有横跨所述鳍部的栅极结构；
在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界向所述栅极结构的方向凹陷，所述开口位于鳍部顶部表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；
在所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述开口的形成工艺为：采用各向异性的干法刻蚀工艺在所述栅极结构两侧形成贯穿所述鳍部的开口，所述开口位于鳍部顶部表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于鳍部顶部表面的图形与所述栅极结构相邻的边界呈“Σ”形。
3.如权利要求1所述晶体管的形成方法，其特征在于，与栅极结构的侧壁平行的鳍部侧壁表面的晶面为(100)。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述开口的底部低于所述半导体衬底的表面。
5.如权利要求1所述晶体管的形成方法，其特征在于，还包括：在所述半导体衬底表面形成覆盖部分鳍部侧壁的介质层，所述栅极结构形成于所述介质层表面。
6.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括：栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅介质层和栅电极层两侧的侧墙。
7.如权利要求1所述晶体管的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅，所述应力层的形成工艺为选择性外延沉积工艺。
8.一种采用如权利要求1至7任一项所述的方法所形成的晶体管，其特征在于，包括：半导体衬底；位于半导体衬底表面的鳍部；横跨所述鳍部的侧壁和顶部表面的栅极结构；贯穿所述栅极结构两侧鳍部的开口，所述开口的侧壁垂直于所述鳍部的顶部表面，所述开口位于鳍部顶部表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于鳍部顶部表面的图形与栅极结构相邻的边界与鳍部侧壁构成“Σ”形，所述“Σ”形的顶角向所述栅极结构的方向延伸；位于所述开口内形成应力层，所述应力层的表面等于或高于所述鳍部的顶部表面。
9.一种晶体管的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；在所述栅极结构两侧的半导体衬底内形成开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，且所述“Σ”形的顶角向所述栅极结构的方向延伸；在所述开口内形成应力层，所述应力层的表面等于或高于所述半导体衬底的表面。
10.如权利要求9所述晶体管的形成方法，其特征在于，所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界为若干“Σ”形相互连接。
11.如权利要求9所述晶体管的形成方法，其特征在于，所述开口的形成工艺为：采用各向异性的干法刻蚀在所述栅极结构两侧的半导体衬底内分别形成数量相等的若干开口，所述若干开口相对于所述栅极结构的侧壁平行排列，且所述开口位于半导体衬底表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界呈“Σ”形。
12.如权利要求9所述晶体管的形成方法，其特征在于，还包括：所述开口的侧壁与半导体衬底表面构成“Σ”形。
13.如权利要求12所述晶体管的形成方法，其特征在于，所述开口的形成工艺为：采用各向异性的干法刻蚀在所述栅极结构两侧的半导体衬底内分别形成数量相等的若干开口，所述若干开口相对于所述栅极结构的侧壁平行排列，且所述开口位于半导体衬底表面的图形为圆形；在各向异性的干法刻蚀之后，采用各向同性的刻蚀工艺刻蚀所述开口的侧壁，使所述开口的侧壁向半导体衬底内凹陷；在各向同性的刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口，使所述开口位于半导体衬底表面的图形与所述栅极结构相邻的边界呈“Σ”形，且所述开口的侧壁与半导体衬底表面构成“Σ”形。
14.如权利要求9所述晶体管的形成方法，其特征在于，所述半导体衬底表面的晶面为(100)或(110)。
15.如权利要求9所述晶体管的形成方法，其特征在于，所述栅极结构包括：栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅介质层和栅电极层两侧的侧墙。
16.如权利要求9所述晶体管的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅，所述应力层的形成工艺为选择性外延沉积工艺。
17.一种采用如权利要求9至16任一项所述的方法所形成的晶体管，其特征在于，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的开口，所述开口的侧壁垂直于所述半导体衬底表面，所述开口位于半导体衬底表面的图形边界向所述栅极结构的方向凹陷，且所述开口位于半导体衬底表面的图形与栅极结构相邻的边界呈“Σ”形，所述“Σ”形的顶角向所述栅极结构的方向延伸；位于所述开口内形成应力层，所述应力层的表面等于或高于所述半导体衬底的表面。
CN201310006471.9A 2013-01-08 2013-01-08 晶体管及其形成方法 Active CN103915343B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310006471.9A CN103915343B (zh) 2013-01-08 2013-01-08 晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310006471.9A CN103915343B (zh) 2013-01-08 2013-01-08 晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN103915343A CN103915343A (zh) 2014-07-09
CN103915343B true CN103915343B (zh) 2016-08-31

Family

ID=51040941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310006471.9A Active CN103915343B (zh) 2013-01-08 2013-01-08 晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN103915343B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN101771046A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 具有倒t形鳍片多重栅晶体管的集成电路结构及形成方法
CN102054705A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120019214A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 반도체 집적 회로 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303975A (zh) * 2007-05-07 2008-11-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其形成方法
CN101771046A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 具有倒t形鳍片多重栅晶体管的集成电路结构及形成方法
CN102054705A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

Also Published As

Publication number Publication date
CN103915343A (zh) 2014-07-09

Similar Documents

Publication Publication Date Title
US10868186B2 (en) FinFETs with source/drain cladding
US9306019B2 (en) Integrated circuits with nanowires and methods of manufacturing the same
CN105470132B (zh) 鳍式场效应管的形成方法
CN105097701B (zh) 静态存储单元的形成方法
CN104733312B (zh) 鳍式场效应晶体管的形成方法
US8658505B2 (en) Embedded stressors for multigate transistor devices
CN107958873B (zh) 鳍式场效应管及其形成方法
CN104124174A (zh) 半导体结构及其形成方法
CN105702727A (zh) 金属氧化物半导体装置与其形成方法
US9673324B1 (en) MOS device with epitaxial structure associated with source/drain region and method of forming the same
CN106373924A (zh) 半导体结构的形成方法
CN110517989A (zh) 半导体结构及其形成方法
CN104658897A (zh) 半导体器件的形成方法
CN106486350A (zh) 半导体结构的形成方法
CN105514041B (zh) 晶体管的形成方法
CN105448730B (zh) 半导体结构及其形成方法
CN108511523A (zh) 半导体结构及其形成方法
CN104752216B (zh) 晶体管的形成方法
CN104701177B (zh) 晶体管的形成方法
CN105575815B (zh) 半导体器件的形成方法
CN108807179B (zh) 半导体结构及其形成方法
CN105633000A (zh) 浅沟槽隔离结构及其形成方法、半导体器件及其形成方法
CN103915343B (zh) 晶体管及其形成方法
CN104465377B (zh) Pmos晶体管及其形成方法
CN103915344B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant