CN108511523A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底以及位于衬底上分立的鳍部，鳍部延伸方向为第一方向，沿衬底表面与第一方向相垂直的为第二方向；在鳍部露出的衬底上形成覆盖鳍部部分侧壁的隔离结构；在隔离结构露出的鳍部侧壁上形成保护层；形成横跨鳍部的介质层，介质层覆盖部分鳍部顶部和部分保护层，介质层内具有第一开口；以保护层为掩膜沿第二方向刻蚀第一开口露出的部分厚度鳍部，在鳍部内形成鳍部凹槽；在第一开口和鳍部凹槽内填充栅极层；形成栅极层后，去除介质层；在栅极层两侧鳍部内形成源漏掺杂区。本发明栅极层还位于鳍部凹槽内，提高了栅极层对沟道的包覆能力，从而提高半导体结构的栅极结构对沟道的控制能力，改善短沟道效应。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述鳍部的延伸方向为第一方向，沿所述衬底表面与所述第一方向相垂直的为第二方向；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部；在所述隔离结构露出的鳍部侧壁上形成保护层，所述保护层的材料与所述鳍部的材料不相同，且所述保护层的材料与所述隔离结构的材料不相同；形成横跨所述鳍部的图形化的介质层，所述介质层覆盖部分所述鳍部顶部，且还覆盖部分位于所述鳍部侧壁上的保护层，所述介质层内具有贯穿所述介质层的第一开口；以所述保护层为掩膜，沿所述第二方向刻蚀所述第一开口露出的部分厚度的所述鳍部，在所述鳍部内形成鳍部凹槽；在所述第一开口和鳍部凹槽内填充栅极层；形成所述栅极层后，去除所述介质层；去除所述介质层后，在所述栅极层两侧的鳍部内形成源漏掺杂区。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述鳍部的延伸方向为第一方向，沿所述衬底表面与所述第一方向相垂直的为第二方向；在所述第二方向上，所述鳍部侧壁内具有鳍部凹槽；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁且露出所述鳍部凹槽；横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和侧壁表面，且还位于所述鳍部凹槽内；源漏掺杂区，位于所述栅极层两侧的鳍部内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成隔离结构后，在所述隔离结构露出的鳍部侧壁上形成保护层；形成所述保护层后，形成横跨所述鳍部的图形化的介质层，所述介质层中的第一开口用于定义后续所形成栅极层的尺寸、形状和位置；形成所述介质层后，以所述保护层为掩膜，沿所述第二方向刻蚀所述第一开口露出的部分厚度的所述鳍部，在所述鳍部内形成鳍部凹槽。因此，后续形成栅极层时，所述栅极层还位于所述鳍部凹槽内；相应的，后续形成源漏掺杂区后，所述栅极层对沟道的包覆能力得到提高，即所形成半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，使短沟道效应得到改善，进而可以提高半导体器件的电学性能；且相比全包围栅极(Gate-all-around，GAA)的半导体结构，本发明的形成工艺也更为简单。
可选方案中，在所述隔离结构露出的鳍部侧壁上形成保护层的步骤中，所述保护层还覆盖所述鳍部顶部以及隔离结构顶部；所述鳍部顶部以及隔离结构顶部上的保护层用于在形成所述图形化的介质层的过程中作为刻蚀停止层，不仅可以提高各区域刻蚀效果的均一性，且还可以避免所述鳍部和隔离结构受到刻蚀损伤，有利于提高半导体器件的电学性能。
可选方案中，在所述第一开口和鳍部凹槽内填充栅极层后，去除所述介质层之前，所述形成方法还包括：去除部分厚度的所述栅极层，在所述介质层内形成第二开口；在所述第二开口内的栅极层顶部形成栅极保护层；后续去除所述栅极层露出的保护层的步骤中，以所述栅极保护层为掩膜，即所述栅极保护层用于在去除所述保护层的步骤中起到保护栅极层顶部的作用，以避免所述栅极层在去除所述保护层的过程中受到损伤，有利于提高半导体器件的电学性能。
本发明提供一种半导体结构，在所述第二方向上，所述鳍部侧壁内具有鳍部凹槽，所述半导体结构的栅极层不仅覆盖所述鳍部的部分侧壁和顶部表面，还位于所述鳍部凹槽内，因此所述栅极层对沟道的包覆能力得到提高，即所述半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，使短沟道效应得到改善，进而可以提高半导体器件的电学性能；且相比全包围栅极(Gate-all-around，GAA)的半导体结构，本发明所述半导体结构的形成工艺更为简单。
附图说明
图1是一种半导体结构的立体图；
图2是图1沿AA1割线的剖面结构示意图；
图3是基于图1沿BB1割线的剖面结构示意图；
图4至图41是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图42和图43是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，即使采用了鳍式场效应晶体管的结构后，半导体器件的电学性能有待提高。现结合一种半导体结构分析其电学性能有待提高的原因。
结合参考图1至图3，图1是一种半导体结构的立体图(未示出源漏掺杂区)，图2是图1沿AA1割线的剖面结构示意图(未示出源漏掺杂区)，图3是基于图1沿BB1割线的剖面结构示意图。所述半导体结构包括：
基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；隔离结构12，位于所述鳍部11露出的衬底10上，所述隔离结构12覆盖所述鳍部11的部分侧壁，且所述隔离结构12的顶部低于所述鳍部11的顶部；横跨所述鳍部11的栅极结构13，所述栅极结构13覆盖所述鳍部11的部分顶部和侧壁；源漏掺杂区14(如图3所示)，位于所述栅极结构13两侧的鳍部11内。
但是，所述栅极结构13难以控制未露出于所述隔离结构12的鳍部11内区域(如图2或图3中的区域C所示)，所述区域仍旧容易引起短沟道效应，即采用鳍式场效应晶体管的结构后，短沟道效应的改善仍旧受到限制，半导体器件的电学性能仍有待提高。
为了解决所述技术问题，本发明在形成隔离结构后，在所述隔离结构露出的鳍部侧壁上形成保护层；形成所述保护层后，形成横跨所述鳍部的图形化的介质层，所述介质层中的第一开口用于定义后续所形成栅极层的尺寸、形状和位置；形成所述介质层后，以所述保护层为掩膜，沿所述第二方向刻蚀所述第一开口露出的部分厚度的所述鳍部，在所述鳍部内形成鳍部凹槽。因此，后续形成栅极层时，所述栅极层还位于所述鳍部凹槽内；相应的，后续形成源漏掺杂区后，所述栅极层对沟道的包覆能力得到提高，即所形成半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，使短沟道效应得到改善，进而可以提高半导体器件的电学性能；且相比全包围栅极(Gate-all-around，GAA)的半导体结构，本发明的形成工艺也更为简单。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图41是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图4，图4是立体图(仅示意出三个鳍部)，提供基底，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述鳍部110的延伸方向为第一方向(如图4中X方向所示)，沿所述衬底100表面与所述第一方向相垂直的为第二方向(如图4中Y方向所示)。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部110用于形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和所述鳍部110的步骤包括：提供初始基底；在所述初始基底上形成第一缓冲层150；在所述第一缓冲层150上形成图形化的鳍部掩膜层200；以所述鳍部掩膜层200为掩膜刻蚀所述第一缓冲层150和初始基底，刻蚀后的初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
所述第一缓冲层150用于在形成所述鳍部掩膜层200时提供缓冲作用，避免直接在所述初始基底上形成所述鳍部掩膜层200时产生位错的问题。本实施例中，所述第一缓冲层150的材料为氧化硅，所述第一缓冲层150的形成工艺为热氧化工艺。
所述鳍部掩膜层200用于定义所述鳍部110的尺寸和位置。
具体地，形成所述鳍部掩膜层200的步骤包括：在所述第一缓冲层150上形成掩膜材料层；在所述掩膜材料层上形成第一图形层；以所述第一图形层为掩膜，刻蚀所述掩膜材料层，露出所述第一缓冲层150，以形成所述鳍部掩膜层200；形成所述鳍部掩膜层200后，去除所述第一图形层。
所述第一图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部110的尺寸和位置。
本实施例中，为了缩小所述鳍部110的特征尺寸以及相邻鳍部110之间的距离，提高所形成半导体结构的集成度，采用自对准双重图形化(Self-aligned DoublePatterning，SADP)工艺形成所述第一图形层。在另一实施例中，所述第一图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。在其他实施例中，还可以采用自对准四重图形化(Self-aligned Quadruple Patterning，SAQP)工艺形成所述第一图形层。
本实施例中，在形成所述鳍部110之后，保留位于所述鳍部110顶部表面的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并在后续工艺中起到保护所述鳍部110顶部的作用。相应的，形成所述鳍部110后，位于所述鳍部110顶部的第一缓冲层150被保留。
需要说明的是，形成所述衬底100和鳍部110后，所述形成方法还包括：在所述鳍部110表面形成衬垫氧化层(图未示)(liner oxide)，用于修复所述鳍部110。
本实施例中，对所述鳍部110进行氧化处理以在所述鳍部110表面形成所述衬垫氧化层。在氧化处理过程中，由于所述鳍部110凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层后，不仅所述鳍部110表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部110的表面光滑，晶格质量得到改善，避免所述鳍部110顶角尖端放电问题，有利于改善后续所形成鳍式场效应晶体管的性能。
本实施例中，所述氧化处理还会对所述衬底100表面进行氧化，因此，所述衬垫氧化层还位于所述衬底100表面。所述衬底100和鳍部110的材料为硅，相应的，所述衬垫氧化层的材料为氧化硅。
还需要说明的是，结合参考图5至图7，图5为基于图4的立体图，图6为图5沿DD1割线的剖面结构示意图，图7为图5沿EE1割线的剖面结构示意图，形成所述衬垫氧化层(图未示)后，所述形成方法还包括：在所述基底上形成第二缓冲层111。
所述第二缓冲层111为后续形成隔离结构提供良好的界面态，以释放应力，从而可以提高所形成隔离结构的质量。本实施例中，所述第二缓冲层111的材料为氧化硅。
所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，且所述鳍部110上具有第一缓冲层150和鳍部掩膜层200，因此形成所述第二缓冲层111的步骤中，所述第二缓冲层111覆盖所述衬底100和所述鳍部110侧壁上的衬垫氧化层，且还覆盖所述第一缓冲层150的侧壁以及所述鳍部掩膜层200的侧壁和顶部。
参考图8和图9，图8是基于图6的剖面结构示意图，图9是基于图7的剖面结构示意图，在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上形成隔离膜，所述隔离膜的顶部高于所述鳍部掩膜层200的顶部；对所述隔离膜顶部表面进行平坦化处理，去除高于所述鳍部掩膜层200顶部的隔离膜；去除部分厚度的剩余隔离膜以形成所述隔离结构101。
本实施例中，采用化学机械研磨工艺，对所述隔离膜顶部表面进行平坦化处理；采用湿法刻蚀工艺，去除部分厚度的剩余隔离膜。在其他实施例中，还可以采用干法刻蚀工艺，或者干法刻蚀和湿法刻蚀相结合的工艺，去除部分厚度的剩余隔离膜。
需要说明的是，所述衬垫氧化层(图未示)的材料为氧化硅，所述第二缓冲层111的材料为氧化硅，因此在去除部分厚度的剩余隔离膜的步骤中，还去除高于所述隔离结构101顶部的所述衬垫氧化层和第二缓冲层111。
还需要说明的是，本实施例中，形成所述隔离结构101后，保留所述鳍部110顶部的第一缓冲层150和鳍部掩膜层200，所述第一缓冲层150和鳍部掩膜层200用于在后续工艺中保护所述鳍部110顶部。
参考图10和图11，图10为图8的剖面结构示意图，图11为图9的剖面结构示意图，在所述隔离结构101露出的鳍部110侧壁上形成保护层310，所述保护层310的材料与所述鳍部110的材料不相同，且所述保护层310的材料与所述隔离结构101的材料不相同。
所述保护层310用于后续沿所述第二方向(如图4中Y方向所示)刻蚀所述鳍部110时，定义刻蚀所述鳍部110的区域，避免不希望被刻蚀的鳍部110区域受到刻蚀损耗。
也就是说，所述保护层310作为后续刻蚀所述鳍部110的刻蚀掩膜，因此，所述保护层310的材料与所述鳍部110的材料不相同，且所述保护层310的材料与所述隔离结构101的材料不相同。
本实施例中，所述保护层310的材料为氮化硅。在其他实施例中，所述保护层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
需要说明的是，所述保护层310的厚度不宜过小，也不宜过大。如果所述保护层310的厚度过小，则后续沿所述第二方向刻蚀所述鳍部110时，所述保护层310难以起到刻蚀掩膜的作用，容易导致不希望被刻蚀的鳍部110区域受到刻蚀损耗；如果所述保护层310的厚度过大，则增加了后续去除所述保护层310的工艺难度，且容易在去除所述保护层310时增加工艺风险。为此，本实施例中，所述保护层310的厚度为至
本实施例中，为了提高所述保护层310的覆盖能力，形成所述保护层310的工艺为原子层沉积工艺。因此，在所述隔离结构101露出的鳍部110侧壁上形成所述保护层310的步骤中，所述保护层310还覆盖所述鳍部110顶部以及隔离结构101顶部。
具体地，所述保护层310还覆盖所述鳍部掩膜层200。所述保护层310的材料为氮化硅，所述鳍部掩膜层200的材料为氮化硅，相应的，所述鳍部110顶部的氮化硅材料的膜层厚度较大，因此在后续的刻蚀工艺中，所述鳍部110顶部的鳍部掩膜层200和保护层310可以较好地起到刻蚀停止的作用，从而可以较好地起到保护所述鳍部110顶部的作用。
还需要说明的是，后续所形成的栅极结构包括栅氧化层以及栅极层，因此，形成所述隔离结构101后，形成所述保护层310之前，所述形成方法还包括：在所述隔离结构101露出的鳍部110表面形成伪栅氧化层112。
所述伪栅氧化层112为后续在所述隔离结构101露出的鳍部110表面形成栅氧化层占据空间位置。
本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对所述鳍部110进行氧化处理，形成所述伪栅氧化层112。所述鳍部110的材料为硅，相应的，所述伪栅氧化层112的材料为氧化硅。
在其他实施例中，例如后续所形成的栅极结构仅包括栅极层时，还可以不形成所述栅氧化层。
结合参考图12至图17，图12是立体图，图13是图12沿FF1割线的剖面结构示意图，图14是图12沿GG1割线的剖面结构示意图，图15是基于图12的立体图，图16是图15沿HH1割线的剖面结构示意图，图17是图15沿II1割线的剖面结构示意图，形成横跨所述鳍部110的图形化的介质层321(如图15所示)，所述介质层321覆盖部分所述鳍部110顶部，且还覆盖部分位于所述鳍部110侧壁上的保护层310，所述介质层321内具有贯穿所述介质层321的第一开口325(如图17所示)。
所述第一开口325用于定义后续所形成栅极层的尺寸、形状和位置，即后续在所述第一开口325中填充栅极层。
因此，所述介质层321的厚度根据后续所形成栅极层的高度而定。所述介质层321的厚度不宜过小，也不宜过大。如果所述介质层321的厚度过小，则导致后续所形成栅极层的高度难以满足高度目标值；如果所述介质层321的厚度过大，则后续在所述第一开口325中填充栅极层后，去除部分厚度所述栅极层厚度的量过大，即增加了后续去除部分厚度所述栅极层的工艺难度，且造成工艺资源的浪费。为此，本实施例中，形成所述介质层321的步骤中，所述介质层321的厚度为至
所述介质层321的材料与所述鳍部110的材料不相同，且所述介质层321的材料与所述保护层310的材料不相同，从而可以减小后续刻蚀所述保护层310的刻蚀工艺以及刻蚀所述鳍部110的刻蚀工艺对所述介质层321所造成的刻蚀损耗；且由于所述第一开口325用于定义后续所形成栅极层的尺寸、形状和位置，相应的，可以避免对后续栅极层的形成质量造成不良影响。本实施例中，所述介质层321的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮氧化硅或碳氧化硅。
具体地，形成所述介质层321的步骤包括：在所述基底上形成介质材料(图未示)，所述介质材料的顶部高于所述鳍部110顶部；对所述介质材料进行平坦化工艺，形成介质膜320(如图12所示)；在所述介质膜320上形成第二图形层(图未示)，所述第二图形层内具有露出部分所述介质膜320的图形开口(图未示)；以所述第二图形层为掩膜，刻蚀所述图形开口露出的介质膜320，在所述介质膜320内形成贯穿所述介质膜320的第一开口325(如图17所示)，剩余所述介质膜320作为介质层321(如图15所示)，所述介质层321横跨所述鳍部110，且还覆盖部分位于所述鳍部110侧壁上的保护层310；形成所述介质层321后，去除所述第二图形层。
本实施例中，为了提高所述介质材料在所述基底上的填孔(gap-filling)能力，使得所述介质材料具有较好的粘附性，且避免在所形成的介质材料内形成空洞(void)缺陷，采用流动性化学气相沉积(FCVD)工艺形成所述介质材料。
需要说明的是，本实施例中，所述保护层310还覆盖所述鳍部110顶部以及隔离结构101顶部，因此形成所述介质层321的步骤中，所述介质层321还覆盖部分位于所述鳍部110顶部上的保护层310，且还覆盖部分所述隔离结构101顶部的保护层310，所述第一开口325露出部分所述保护层310。
本实施例中，所述第二图形层为光刻胶层；形成所述介质层321后，采用湿法去胶或灰化工艺去除所述第二图形层。
还需要说明的是，所述鳍部110顶部以及隔离结构101顶部上形成有保护层310，所述保护层310可在形成所述图形化的介质层321的过程中作为刻蚀停止层，不仅可以提高各区域对所述介质膜320刻蚀效果的均一性，且还可以避免所述鳍部110和隔离结构101在刻蚀所述介质膜320的过程中受到刻蚀损伤，有利于提高半导体器件的电学性能。
结合参考图18至图21，图18是基于图16的剖面结构示意图，图19是基于图17的剖面结构示意图，图20是基于图18的剖面结构示意图，图21是基于图19的剖面结构示意图，以所述保护层310为掩膜，沿所述第二方向(如图4中Y方向所示)刻蚀所述第一开口325露出的部分厚度的所述鳍部110，在所述鳍部110内形成鳍部凹槽160(如图20所示)。
所述鳍部凹槽160为后续填充栅极层提供空间位置，即后续在所述第一开口325(如图21所示)和所述鳍部凹槽160内填充栅极层；相应的，后续在所述栅极层两侧的鳍部110内形成源漏掺杂区后，所述栅极层对沟道的包覆能力可以得到提高，即所形成半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，以改善短沟道效应，进而提高半导体结构的电学性能。
如图18和图19所示，需要说明的是，所述隔离结构101上形成有所述保护层310，为了在所述鳍部110内形成鳍部凹槽160，形成所述介质层321后，在所述鳍部110内形成鳍部凹槽160之前，所述形成方法还包括：去除所述第一开口325露出的隔离结构101上的保护层310，以露出部分所述隔离结构101顶部。
为了避免对不希望刻蚀区域的保护层310产生刻蚀损耗，采用各向异性的刻蚀工艺去除所述保护层310。本实施例中，去除所述第一开口325露出的隔离结构101上的保护层310的步骤中，去除所述保护层310的工艺为干法刻蚀工艺。
由于所述第一开口325还暴露出所述保护层310，因此去除所述第一开口325露出的隔离结构101上的保护层310的步骤中，还去除暴露出的鳍部110顶部上部分厚度的保护层310。其中，图18中虚线J表示被所述介质层321覆盖的保护层310的形貌；也就是说，所述干法刻蚀工艺未对被所述介质层321覆盖的保护层310造成刻蚀损耗；相应的，所述介质层321和第一缓冲层150之间的保护层310厚度大于所述第一开口325露出的鳍部110顶部的剩余保护层310厚度。本实施例中，去除所述第一开口325露出的隔离结构101上的保护层310后，所述第一开口325还露出部分所述鳍部掩膜层200。
还需要说明的是，待刻蚀的鳍部110区域被所述隔离结构101所覆盖，待刻蚀区域的鳍部110侧壁上形成有衬垫氧化层(图未示)和第二缓冲层111，且所述隔离结构101、衬垫氧化层和第二缓冲层111的材料均为氧化硅，因此刻蚀所述鳍部110之前，所述形成方法还包括：刻蚀部分厚度的所述隔离结构101以及位于所述鳍部110侧壁上的衬垫氧化层(图未示)和第二缓冲层111，露出所述鳍部110的侧壁，为后续沿所述第二方向刻蚀所述鳍部110侧壁提供工艺基础。
本实施例中，采用各向同性刻蚀工艺，刻蚀部分厚度的所述隔离结构101以及位于所述鳍部110侧壁上的衬垫氧化层(图未示)和第二缓冲层111。且为了较好地控制刻蚀量，本实施例中，所述各向同性刻蚀工艺为SiCoNi刻蚀工艺。
具体地，所述SiCoNi刻蚀工艺的步骤包括：以NF3和NH3的混合气体作为刻蚀气体；通过所述刻蚀气体与氧化硅反应，以去除部分厚度的所述隔离结构101以及位于所述鳍部110侧壁上的衬垫氧化层和第二缓冲层111，形成副产物；将所述副产物升华分解为气态产物；通过抽气方式去除所述气态产物。
其中，所述SiCoNi刻蚀工艺的参数根据所述隔离结构101、衬垫氧化层和第二缓冲层111的刻蚀量而定，本发明在此不做限定。
本实施例中，露出所述鳍部110侧壁后，采用湿法刻蚀工艺，沿所述第二方向(如图4中Y方向所示)刻蚀所述第一开口325露出的部分厚度的所述鳍部110。所述湿法刻蚀工艺为各向同性的刻蚀工艺，可以沿所述鳍部110的晶向进行刻蚀，以形成所述鳍部凹槽160(如图20所示)。
具体地，所述鳍部110的材料为硅，因此所述湿法刻蚀工艺所采用的刻蚀溶液为NH3溶液或四甲基氢氧化氨(TMAH)溶液。
沿所述第二方向上，所述鳍部凹槽160的剖面形状为凹槽底部指向所述鳍部110侧壁的“U形”，相应的，所述鳍部凹槽160和所述隔离结构101露出的鳍部110沿所述第二方向的剖面形状为“Ω形”(如图20所示)。
需要说明的是，沿所述第二方向上，所述鳍部凹槽160的深度h(如图20所示)占所述鳍部110宽度w(如图20所示)的比例不宜过小，也不宜过大。如果所述比例过小，即所述鳍部凹槽160的深度h过小，则所形成半导体结构的栅极结构对沟道的包覆能力较差，相应的，提高所述栅极结构对沟道控制能力的效果不明显，从而导致难以改善短沟道效应；如果所述比例过大，在所述第二方向上所述鳍部110的剩余量相应过少，容易导致所述鳍部110的机械强度下降，容易增加工艺风险。为此，本实施例中，沿所述第二方向上，所述鳍部凹槽160的深度h占所述鳍部110宽度w的比例为20％至30％。
为了使所述鳍部凹槽160的形貌和深度h满足工艺需求，所述湿法刻蚀工艺的参数需控制在合理范围内，且相互配合设置。本实施例中，所述湿法刻蚀工艺的刻蚀时间为20秒至30秒，刻蚀溶液温度为60℃至70℃。
结合参考图22和图23，图22是基于图20的剖面结构示意图，图23是基于图21的剖面结构示意图，还需要说明的是，后续所形成的栅极结构包括栅氧化层以及栅极层，因此，形成所述鳍部凹槽160后，所述形成方法还包括：在所述鳍部凹槽160内形成第一栅氧化层122。
所述第一栅氧化层122作为后续所形成栅极结构的栅氧化层的一部分。
本实施例中，所述第一栅氧化层122的材料为氧化硅，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对所述鳍部凹槽160进行氧化处理，形成所述第一栅氧化层122。
在其他实施例中，例如后续所形成的栅极结构仅包括栅极层时，还可以不形成所述第一栅氧化层。
此外，结合参考图24和图25，图24是基于图22的剖面结构示意图，图25是基于图23的剖面结构示意图，位于所述鳍部110侧壁上的保护层310作为刻蚀所述鳍部110侧壁的刻蚀掩膜，因此形成所述鳍部凹槽160后，所述形成方法还包括：去除所述第一开口325(如图23所示)露出的剩余保护层310。
本实施例中，去除所述第一开口325露出的剩余保护层310的步骤中，去除所述剩余保护层310所采用的工艺为干法刻蚀工艺，从而可以避免对所述介质层321下方的保护层310造成刻蚀损伤，进而避免所述介质层321发生倒塌。
需要说明的是，去除所述第一开口325露出的隔离结构101上的保护层310后，所述第一开口325露出部分所述鳍部掩膜层200，所述鳍部掩膜层200的材料与所述保护层310的材料相同，因此去除所述第一开口325露出的剩余保护层310的步骤中，还去除所述第一开口325露出的鳍部掩膜层200，即保留被所述介质层321覆盖的鳍部掩膜层200。
其中，图24中虚线K表示被所述介质层321覆盖的保护层310的形貌，虚线L表示被所述介质层321覆盖的鳍部掩膜层200的形貌，也就是说，所述干法刻蚀工艺未对被所述介质层321覆盖的保护层310和鳍部掩膜层200造成刻蚀损耗。
相应的，去除所述第一开口325露出的保护层310后，所述第一开口325还贯穿剩余所述保护层310和鳍部掩膜层200，并露出所述伪栅氧化层112和部分所述第一缓冲层150。
还需要说明的是，为了提高后续所形成栅极结构的栅氧化层质量，去除所述第一开口325露出的保护层310后，所述形成方法还包括：去除所述第一开口325露出的所述伪栅氧化层112和部分所述第一缓冲层150。
因此，结合参考图26和图27，图26为基于图24的剖面结构示意图，图27为基于图25的剖面结构示意图，去除所述第一开口325露出的所述伪栅氧化层112和部分所述第一缓冲层150后，在所述第一开口325露出的鳍部110表面形成第二栅氧化层250。
所述第二栅氧化层250作为后续所形成栅极结构的栅氧化层的一部分，所述第二栅氧化层250的材料与所述第一栅氧化层122的材料相同。本实施例中，所述第一栅氧化层122的材料为氧化硅，因此所述第二栅氧化层250的材料为氧化硅；采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对露出的鳍部110进行氧化处理，以形成所述第二栅氧化层250。
所述第二栅氧化层250未经历过刻蚀等工艺环境，因此所述第二栅氧化层250的质量较高，从而可以提高后续栅氧化层的质量。
结合参考图28至图33，图28是在栅极层位置处沿垂直于鳍部延伸方向割线的剖面结构示意图，图29为基于图27的剖面结构示意图，在所述第一开口325(如图27所示)和鳍部凹槽160(如图27所示)内填充栅极层400。
本实施例中，所述栅极层400作为后续所形成栅极结构的一部分，且所形成的栅极结构为伪栅结构(dummy gate)，所述栅极结构为后续形成所述半导体结构的金属栅极结构占据空间位置；所述栅极层400的材料为多晶硅或无定形碳。
在其他实施例中，所述栅极结构还可以为金属栅极结构(metal gate)，所述栅极结用于控制所形成半导体结构的沟道的导通与截断。相应的，所述栅极层的材料为W、Al、Cu、Ag、Au、Pt、Ni或Ti。
如图29所示，本实施例中，在所述第一开口325和鳍部凹槽160内填充栅极层400的步骤中，所述栅极层400的顶部与所述介质层321的顶部齐平。
结合参考图30至图33，需要说明的是，在所述第一开口325和鳍部凹槽160内填充栅极层400后，所述形成方法还包括：去除部分厚度的所述栅极层400，在所述介质层321内形成第二开口405(如图31所示)；在所述第二开口405内的栅极层400顶部形成栅极保护层330(如图33所示)。
通过去除部分厚度的所述栅极层400，以将所述栅极层400的高度调整至目标值；此外，后续去除所述栅极层400露出的剩余保护层310时，以所述栅极保护层330为掩膜，即所述栅极保护层330用于在后续去除剩余保护层310的步骤中起到保护栅极层400顶部的作用，以避免所述栅极层400在去除所述保护层310的过程中受到损伤，有利于提高半导体器件的电学性能。
在其他实施例中，例如所述第一开口内的栅极层厚度满足工艺需求时，在所述第一开口和鳍部凹槽内填充栅极层后，所述形成方法还包括：在所述介质层321和栅极层顶部形成栅极保护膜；图形化所述栅极保护膜，在所述栅极层顶部形成栅极保护层。
本实施例中，所述栅极保护层330的材料为氮化硅。在其他实施例中，所述栅极保护层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
所述栅极保护层330的厚度不宜过小，也不宜过大。如果所述栅极保护层330的厚度过小，则难以在后续去除剩余保护层310的步骤中保护所述栅极层400顶部；如果所述栅极保护层330的厚度过大，相应会造成材料的浪费，且增加后续去除所述栅极保护层330的工艺难度。本实施例中，所述栅极保护层330的厚度还根据所述栅极层400的厚度目标值而定，所述栅极保护层330的厚度为至
结合参考图34和图35，图34是基于图32的剖面结构示意图，图35是基于图33的剖面结构示意图，形成所述栅极层400后，去除所述介质层321(如图33所示)。
本实施例中，采用湿法刻蚀工艺，去除所述介质层321。所述介质层321的材料为氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
在其他实施例中，还可以采用干法刻蚀工艺，或者干法刻蚀和湿法刻蚀相结合的工艺，去除所述介质层。
本实施例中，去除所述介质层321后，露出剩余所述保护层310。
因此，结合参考图36和图37，图36是基于图34的剖面结构示意图，图37是基于图35的剖面结构示意图，去除所述介质层321(如图33所示)后，所述形成方法还包括：去除所述栅极层400露出的剩余保护层310(如图35所示)。
本实施例中，采用湿法刻蚀工艺，去除所述栅极层400露出的剩余保护层310。其中，所述鳍部掩膜层200(如图35所示)的材料与所述保护层310的材料相同，因此在去除所述剩余保护层310的步骤中，还去除剩余所述鳍部掩膜层200(如图35所示)。所述保护层310和鳍部掩膜层200的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
需要说明的是，所述栅极层400顶部形成有栅极保护层330，且所述栅极保护层330的厚度为至因此去除所述栅极层400露出的剩余所述保护层310和鳍部掩膜层200的步骤中，以所述栅极保护层330为掩膜，所述栅极保护层330可以对所述栅极层400顶部起到保护作用，以避免所述栅极层400在所述刻蚀工艺过程中受到损伤。
相应的，去除所述栅极层400露出的剩余所述保护层310和鳍部掩膜层200后，露出剩余所述第一缓冲层150(如图35所示)。
继续参考图36和图37，还需要说明的是，为了提高所形成栅极结构的栅氧化层质量，去除所述栅极层400露出的剩余所述保护层310和鳍部掩膜层200后，所述形成方法还包括：去除露出的剩余所述第一缓冲层150(如图35所示)。
因此，结合参考图38和图39，图38为基于图36的剖面结构示意图，图39为基于图37的剖面结构示意图，去除露出的剩余所述第一缓冲层150(如图35所示)后，在露出的鳍部110表面形成第三栅氧化层350。
所述第三栅氧化层350作为所形成栅极结构的栅氧化层的一部分，所述第三栅氧化层350的材料与所述第一栅氧化层122以及第二栅氧化层250的材料相同。本实施例中，所述第三栅氧化层350的材料为氧化硅；采用ISSG(原位蒸汽生成，In-situ StreamGeneration)氧化工艺对露出的鳍部110进行氧化处理，以形成所述第三栅氧化层350。
所述第三栅氧化层350未经历过刻蚀等工艺环境，因此所述第三栅氧化层350的质量较高，从而可以提高栅氧化层的质量。
本实施例中，所述第一栅氧化层122、第二栅氧化层250和第三栅氧化层350构成栅氧化层，所述栅氧化层和所述栅极层400构成栅极结构(未标示)。
结合参考图40和图41，图40是基于图38的剖面结构示意图，图41是基于图39的剖面结构示意图，去除所述介质层321(如图31所示)后，在所述栅极层400两侧的鳍部110内形成源漏掺杂区500(如图41所示)。
所述源漏掺杂区500用于作为所形成半导体结构的源区(Source)或漏区(Drain)。
具体地，在所述栅极结构(未标示)两侧的鳍部110内形成所述源漏掺杂区500。
需要说明的是，形成所述栅极结构后，形成所述源漏掺杂区500之前，所述形成方法还包括：在所述栅极结构的侧壁上形成侧墙450(如图41所示)。所述侧墙450作为所述源漏掺杂区500形成过程中的刻蚀掩膜，用于定义所述源漏掺杂区500的位置。
所述侧墙450的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙450可以为单层结构或叠层结构。本实施例中，所述侧墙450为单层结构，所述侧墙450的材料为氮化硅。
相应的，本实施例中，形成所述源漏掺杂区500的步骤包括：以所述侧墙450为掩膜，刻蚀所述栅极结构两侧部分厚度的鳍部110，在所述栅极结构两侧的鳍部110内形成凹槽(图未示)；采用选择性外延工艺，在所述凹槽内形成外延层(图未示)，且在形成所述外延层的工艺过程中，原位自掺杂N型离子或P型离子以形成所述源漏掺杂区500。
当所形成半导体结构为NMOS晶体管时，所述外延层的材料为Si或SiC；且在形成所述外延层的工艺过程中，原位自掺杂N型离子，即所述源漏掺杂区500的掺杂离子为N型离子，例如P、As或Sb离子。
当所形成半导体结构为PMOS晶体管时，所述外延层的材料为Si或SiGe；且在形成所述外延层的工艺过程中，原位自掺杂P型离子，即所述源漏掺杂区500的掺杂离子为P型离子，例如B、Ga或In离子。
本实施例中，在形成隔离结构101(如图10所示)后，在所述隔离结构101露出的鳍部110侧壁上形成保护层310(如图10所示)；形成所述保护层310后，形成横跨所述鳍部110的图形化的介质层321(如图15所示)，所述介质层321中的第一开口325(如图17所示)用于定义后续所形成栅极层400(如图29所示)的尺寸、形状和位置；形成所述介质层321后，以所述保护层310为掩膜，沿所述第二方向(如图4中的Y方向所示)刻蚀所述第一开口325露出的部分厚度的所述鳍部110，在所述鳍部110内形成鳍部凹槽160(如图20所示)。因此，后续形成栅极层400时，所述栅极层400还位于所述鳍部凹槽160内；相应的，后续形成源漏掺杂区500(如图41所示)后，所述栅极层400对沟道的包覆能力得到提高，即所形成半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，使短沟道效应得到改善，进而可以提高半导体器件的电学性能；且相比全包围栅极(Gate-all-around，GAA)的半导体结构，本实施例的形成工艺也更为简单。
结合参考图42和图43，图42是在栅极层位置处沿垂直于鳍部延伸方向割线的剖面结构示意图，图43是沿鳍部延伸方向割线的剖面结构示意图，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底600以及位于所述衬底600上分立的鳍部610，所述鳍部610的延伸方向为第一方向(如图4中X方向所示)，沿所述衬底600表面与所述第一方向相垂直的为第二方向(如图4中Y方向所示)；在所述第二方向上，所述鳍部610侧壁内具有鳍部凹槽(图未示)；隔离结构601，位于所述鳍部610露出的衬底600上，所述隔离结构601覆盖所述鳍部610的部分侧壁，且露出所述鳍部凹槽；横跨所述鳍部610的栅极层800，所述栅极层800覆盖所述鳍部610的部分顶部和侧壁表面，且还位于所述鳍部凹槽内；源漏掺杂区500，位于所述栅极层800两侧的鳍部610内。
本实施例中，所述衬底600为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部610的材料与所述衬底600的材料相同。本实施例中，所述鳍部610的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离结构601的顶部低于所述鳍部610的顶部。所述隔离结构601作为半导体结构的隔离结构，用于对相邻器件和相邻鳍部610起到隔离作用。本实施例中，所述隔离结构601的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，为了使所述鳍部610的表面光滑，晶格质量得到改善，避免所述鳍部610顶角尖端放电问题，所述半导体结构还包括位于所述隔离结构601和鳍部610之间的衬垫氧化层(图未示)(liner oxide)。本实施例中，所述衬垫氧化层的材料为氧化硅。
还需要说明的是，为了提高所述隔离结构601的形成质量，释放应力，所述半导体结构还包括位于所述隔离结构601和所述衬垫氧化层之间、以及位于所述隔离结构601和所述衬底600之间的缓冲层611。本实施例中，所述缓冲层611的材料为氧化硅。
所述鳍部凹槽所述栅极层800的形成提供空间位置。相应的，所述栅极层800对所述半导体结构沟道的包覆能力较高，即所述半导体结构的栅极结构对沟道的包覆能力较高，从而可以提高所述栅极结构对沟道的控制能力，以改善短沟道效应，进而提高半导体结构的电学性能。
沿所述第二方向上，所述鳍部凹槽的剖面形成为凹槽底部指向所述鳍部610侧壁的“U形”，相应的，所述鳍部凹槽和所述隔离结构601露出的鳍部610沿所述第二方向的剖面形状为“Ω形”。
需要说明的是，沿所述第二方向上，所述鳍部凹槽的深度H(如图42所示)占所述鳍部610宽度W(如图42所示)的比例不宜过小，也不宜过大。如果所述比例过小，即所述鳍部凹槽的深度H过小，则所述半导体结构的栅极结构对沟道的包覆能力较差，相应的，提高所述栅极结构对沟道控制能力的效果不明显，从而导致难以改善短沟道效应；如果所述比例过大，在所述第二方向上所述鳍部610的剩余量相应过少，容易导致所述鳍部610的机械强度下降，容易增加工艺风险。为此，本实施例中，沿所述第二方向上，所述鳍部凹槽的深度H占所述鳍部610宽度W的比例为20％至30％。
本实施例中，所述半导体结构还包括：横跨所述鳍部610的栅氧化层612，所述栅氧化层612覆盖所述鳍部610的部分顶部和侧壁表面，所述栅氧化层612还位于所述鳍部凹槽内；其中，所述栅极层800位于所述栅氧化层612表面，所述栅氧化层612和所述栅极层800构成所述半导体结构的栅极结构(未标示)。相应的，所述栅极结构横跨所述鳍部610，且覆盖所述鳍部610的部分顶部和侧壁表面，所述栅极结构还位于所述鳍部凹槽内。在其他实施例中，所述栅极结构还可以仅包括栅极层。
本实施例中，所述栅极结构为伪栅结构(dummy gate)，所述栅氧化层612的材料为氧化硅，所述栅极层800的材料为多晶硅或无定形碳。
在其他实施例中，所述栅极结构还可以为金属栅极结构(metal gate)，所述栅极结用于控制所形成半导体结构的沟道的导通与截断。相应的，所述栅极层的材料为W、Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，所述半导体结构还包括：位于所述栅极结构侧壁上的侧墙850(如图43所示)。所述侧墙850作为所述源漏掺杂区900形成过程中的刻蚀掩膜，用于定义所述源漏掺杂区900的位置。
所述侧墙850的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙850可以为单层结构或叠层结构。本实施例中，所述侧墙850为单层结构，所述侧墙850的材料为氮化硅。
本实施例中，所述半导体结构还包括位于所述栅极结构两侧鳍部610内的外延层(图未示)，所述源漏掺杂区900位于所述外延层内。
当所述半导体结构为NMOS晶体管时，所述外延层的材料为Si或SiC；所述源漏掺杂区900的掺杂离子为N型离子，例如P、As或Sb离子。
当所述半导体结构为PMOS晶体管时，所述外延层的材料为Si或SiGe；所述源漏掺杂区900的掺杂离子为P型离子，例如B、Ga或In离子。
本实施例中，在所述第二方向上，所述鳍部610侧壁内具有鳍部凹槽，所述栅极层800不仅覆盖所述鳍部610的部分侧壁表面和顶部表面，还位于所述鳍部凹槽内，因此所述栅极层800对所述半导体结构沟道的包覆能力得到提高，即所述半导体结构的栅极结构对沟道的包覆能力得到提高，从而可以提高所述栅极结构对沟道的控制能力，使短沟道效应得到改善，进而可以提高半导体器件的电学性能；且相比全包围栅极(Gate-all-around，GAA)的半导体结构，本实施例所述半导体结构更为简单。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述鳍部的延伸方向为第一方向，沿所述衬底表面与所述第一方向相垂直的为第二方向；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部；
在所述隔离结构露出的鳍部侧壁上形成保护层，所述保护层的材料与所述鳍部的材料不相同，且所述保护层的材料与所述隔离结构的材料不相同；
形成横跨所述鳍部的图形化的介质层，所述介质层覆盖部分所述鳍部顶部，且还覆盖部分位于所述鳍部侧壁上的保护层，所述介质层内具有贯穿所述介质层的第一开口；
以所述保护层为掩膜，沿所述第二方向刻蚀所述第一开口露出的部分厚度的所述鳍部，在所述鳍部内形成鳍部凹槽；
在所述第一开口和鳍部凹槽内填充栅极层；
形成所述栅极层后，去除所述介质层；
去除所述介质层后，在所述栅极层两侧的鳍部内形成源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部凹槽和所述隔离结构露出的鳍部沿所述第二方向的剖面形状为Ω形。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述第二方向上，所述鳍部凹槽的深度占所述鳍部宽度的比例为20％至30％。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述第二方向刻蚀部分厚度的所述鳍部的工艺为湿法刻蚀工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀溶液为NH3溶液或四甲基氢氧化氨溶液，刻蚀时间为20秒至30秒，刻蚀溶液温度为60℃至70℃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为至
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述隔离结构露出的鳍部侧壁上形成保护层的步骤中，所述保护层还覆盖所述鳍部顶部以及隔离结构顶部；
形成所述介质层的步骤中，所述介质层还覆盖部分位于所述鳍部顶部上的保护层，且还覆盖部分所述隔离结构顶部的保护层；
形成所述介质层后，在所述鳍部内形成鳍部凹槽之前，所述形成方法还包括：去除所述第一开口露出的隔离结构上的保护层，露出所述隔离结构顶部；
形成所述鳍部凹槽后，形成所述栅极层之前，所述形成方法还包括：去除所述第一开口露出的剩余保护层；
去除所述介质层后，在所述栅极层两侧的鳍部内形成源漏掺杂区之前，所述形成方法还包括：去除所述栅极层露出的剩余保护层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第一开口露出的隔离结构上的保护层的步骤中，去除所述保护层的工艺为干法刻蚀工艺。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第一开口露出的剩余保护层的步骤中，去除所述剩余保护层的工艺为干法刻蚀工艺。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一开口和鳍部凹槽内填充栅极层的步骤中，所述栅极层的顶部与所述介质层的顶部齐平；
在所述第一开口和鳍部凹槽内填充栅极层后，去除所述介质层之前，所述形成方法还包括：去除部分厚度的所述栅极层，在所述介质层内形成第二开口；在所述第二开口内的栅极层顶部形成栅极保护层；
去除所述栅极层露出的剩余保护层的步骤中，以所述栅极保护层为掩膜，去除所述保护层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极保护层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离结构后，在所述隔离结构露出的鳍部侧壁上形成保护层之前，所述形成方法还包括：在所述隔离结构露出的鳍部表面形成伪栅氧化层；
形成所述鳍部凹槽后，在所述第一开口和鳍部凹槽内填充栅极层之前，所述形成方法还包括：在所述鳍部凹槽内形成第一栅氧化层；
去除所述第一开口露出的剩余保护层后，形成所述栅极层之前，所述形成方法还包括：去除所述第一开口露出的所述伪栅氧化层；去除露出的所述伪栅氧化层后，在所述第一开口露出的鳍部表面形成第二栅氧化层；
去除所述栅极层露出的剩余保护层后，在所述栅极层两侧的鳍部内形成源漏掺杂区之前，所述形成方法还包括：在所述栅极层露出的鳍部表面形成第三栅氧化层；
其中，所述第一栅氧化层、第二栅氧化层和第三栅氧化层构成栅氧化层，所述栅氧化层和所述栅极层构成栅极结构。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层的步骤中，所述介质层的厚度为至
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料与所述鳍部的材料不相同，且所述介质层的材料与所述保护层的材料不相同。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层的步骤包括：在所述基底上形成介质材料，所述介质材料的顶部高于所述鳍部顶部；
对所述介质材料进行平坦化工艺，形成介质膜；
在所述介质膜上形成图形层，所述图形层内具有露出部分所述介质膜的图形开口；
以所述图形层为掩膜，刻蚀所述图形开口露出的介质膜，在所述介质膜内形成贯穿所述介质膜的第一开口，剩余所述介质膜作为介质层，且所述介质层横跨所述鳍部；
形成所述介质层后，去除所述图形层。
18.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述鳍部的延伸方向为第一方向，沿所述衬底表面与所述第一方向相垂直的为第二方向；在所述第二方向上，所述鳍部侧壁内具有鳍部凹槽；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁且露出所述鳍部凹槽；
横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和侧壁表面，且还位于所述鳍部凹槽内；
源漏掺杂区，位于所述栅极层两侧的鳍部内。
19.如权利要求18所述的半导体结构，其特征在于，所述鳍部凹槽和所述隔离结构露出的鳍部沿所述第二方向的剖面形状为Ω形。
20.如权利要求18所述的半导体结构，其特征在于，沿所述第二方向上，所述鳍部凹槽的深度占所述鳍部宽度的比例为20％至30％。
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